[发明专利]半导体器件

说明书

本发明提供一种半导体器件。所述半导体器件中，构成第一保护二极管的n型掺杂区与NMOS晶体管中的第一栅极电连接，构成第二保护二极管的p型掺杂区与PMOS晶体管中的第二栅极电连接，使得半导体器件制造工艺中产生的进入第一栅极和第二栅极的静电可以分别通过所述第一保护二极管和所述第二保护二极管消除，有效降低半导体器件制造工艺中产生的静电对于NMOS晶体管和PMOS晶体管中的栅介电层的损伤，并且，第二保护晶体管的电流容量大于第一保护晶体管的电流容量，使由保护二极管实现的对NMOS和PMOS两者的保护更为有效，可以提升半导体器件整体的防静电功能。

技术领域

本发明涉及半导体技术领域，尤其涉及一种半导体器件。

背景技术

工艺所致损伤（PID）是MOSFET制造工艺中的重大问题。目前，很多工艺步骤采用等离子体进行电介质的沉积及干法刻蚀，这其中，MOSFET的栅介电层容易因静电而发生损伤。此外，CMP过程中的过度抛光因摩擦起电也会导致栅介电层静电损伤。因此需要优化半导体器件的结构，以有效解决半导体工艺对栅介电层的静电损伤的问题。

发明内容

为了解决半导体工艺对栅介电层的静电损伤的问题，本发明提供一种半导体器件，所述半导体器件包括在半导体衬底表面区域形成的NMOS晶体管和PMOS晶体管；并且，所述半导体器件还包括：

第一保护二极管，包括形成于所述半导体衬底内的p型阱区和在所述p型阱区内形成的n型掺杂区；以及

第二保护二极管，包括形成于所述半导体衬底内的n型阱区和在所述n型阱区内形成的p型掺杂区；

其中，所述NMOS晶体管具有第一栅极，所述第一栅极与构成所述第一保护二极管的n型掺杂区电连接，所述PMOS晶体管具有第二栅极，所述第二栅极与构成所述第二保护二极管的p型掺杂区电连接，并且，所述第二保护二极管的电流容量大于所述第一保护二极管的电流容量。

可选地，所述p型掺杂区在所述半导体衬底表面的正投影面积大于所述n型掺杂区在所述半导体衬底表面的正投影面积。

可选地，所述p型掺杂区的掺杂物浓度大于所述n型掺杂区的掺杂物浓度。

可选地，所述n型掺杂区和所述p型掺杂区中的掺杂物浓度大于等于1×10¹⁹/cm³且小于等于1×10²¹/cm³。

可选地，所述半导体器件还包括第一接触电极，所述第一接触电极连接所述第一栅极与所述n型掺杂区。

可选地，所述半导体器件还包括第二接触电极，所述第二接触电极连接所述第二栅极与所述p型掺杂区。

可选地，所述第一栅极延伸至所述n型掺杂区处而与所述n型掺杂区直接连接；和/或，所述第二栅极延伸至所述p型掺杂区处而与所述p型掺杂区直接连接。

可选地，所述NMOS晶体管的源区和漏区形成于所述p型阱区内；和/或，所述PMOS晶体管的源区和漏区形成于所述n型阱区内。

可选地，所述半导体衬底为p型掺杂衬底。

可选地，所述半导体器件还包括形成于所述半导体衬底内的n型深阱区，所述p型阱区形成于所述n型深阱区内，所述n型阱区形成于所述p型阱区内。

本发明提供的半导体器件中，构成所述第一保护二极管的n型掺杂区与NMOS晶体管中的第一栅极电连接，使得半导体器件制造工艺中产生的进入第一栅极的静电可以通过所述第一保护二极管消除，构成所述第二保护二极管的p型掺杂区与PMOS晶体管中的第二栅极电连接，使得半导体器件制造工艺中产生的进入第二栅极的静电可以通过所述第二保护二极管消除，可以有效降低半导体器件制造工艺中产生的静电对于NMOS晶体管和PMOS晶体管中的栅介电层的损伤。