[发明专利]一种基于FPGA高精度测量信号占空比的实现方法

说明书

本发明旨在提供在不改变测试板卡元器件规格的情况下对高于自身晶振频率的高频信号进行检测的一种基于FPGA高精度测量信号占空比的实现方法。本发明包括依次执行的：步骤S1、由FPGA测试模组基于原始时钟CLK0进行数字移相，依次分出若干路相位偏差相等的时钟信；步骤S2、通过若干路时钟信号一一对应的驱动若干寄存器对输入信号进行采集同步；步骤S3、将采集到的信号按照顺序依次拼接；步骤S4、通过两个计数器对拼接后的数据通过脉冲计数法进行计数，分别记录拼接后数据的高电平时间和低电平时间进行占空比计算。本发明应用于信号测量的技术领域。

技术领域

本发明应用于信号测量的技术领域,特别涉及一种基于FPGA高精度测量信号占空比的实现方法。

背景技术

在信号测量领域中，经常要对数字信号的占空比、脉宽与频率等参数进行测量。其中，常用的测量方法是脉冲计数法，即使用一个远高于被测信号的高频时钟信号，在被测信号的高电平或低电平期间内对被测信号进行计数，测量完被测信号的完整周期后即可根据高电平计数值与低电平计数值计算出该被测信号的占空比。

由于FPGA测试板卡的晶振频率在硬件电路设计完成后就已经确定了，通过传统的脉冲计数法能够对比该晶振频率低的进行信号进行测试，但比该晶振频率高的信号则无法执行测试。另外，采用脉冲计数法进行检测时由于计数时钟常独立于待测信号，待测信号的边沿不可能直接落在计数时钟的边沿上，因此这种测量方式最大会有一个时钟周期的误差。故而导致现有的FPGA测试板卡设计完成后只能针对部分符合要求的信号，适应性差，且检测精度较低。如能研发出利用FPGA测试板卡的资源实现检测高于设计晶振频率的信号的方法，则能够大大提高传统检测板卡的适用范围。

发明内容

本发明所要解决的技术问题是克服现有技术的不足，提供了在不改变测试板卡元器件规格的情况下对高于自身晶振频率的高频信号进行检测的一种基于FPGA高精度测量信号占空比的实现方法，能够提高检测范围、降低测量误差。

本发明所采用的技术方案是：本发明包括以下步骤：

步骤S1、由FPGA测试模组基于原始时钟CLK0进行数字移相，依次分出若干路相位偏差相等的时钟信号CLK1、CLK2、CLK3、.....以及CLKN；

步骤S2、通过若干路时钟信号一一对应的驱动若干个寄存器对输入信号进行采集同步；

步骤S3、将每个寄存器采集到的数据按照CLK0、CLK1、CLK2、CLK3、.....以及CLKN的顺序依次拼接；

步骤S4、通过两个计数器对拼接后的数据通过脉冲计数法进行计数，分别记录拼接后数据的高电平时间和低电平时间的计数值并根据计数值进行占空比计算。

由上述方案可见，通过FPGA测试模组中的时钟单元对原始时钟进行数字移相，进而生成若干个不同相位的高频时钟，且所有时钟同时受一个使能信号驱动，实现基于同时工作的若干个时钟进行对待测信号的计数测量，进行数字移相相当于对原始时钟信号CLK0进行了倍频，变相提高了采样时钟的采样率，进而在提高采样精度的同时也提高了采样率。通过对若干个时钟信号采集的数据进行拼接处理，再由两个计数器对拼接数据进行计数，进而获得待测信号高低电平的计数值，实现根据计数值进行待测信号的占空比计算，且该方式无需改变测试组件的硬件，能够通过时钟资源来换取更高的测量精度与采样率，达到进行高于晶振频率的高频信号测试，进而大大提高现有测试组件的检测范围，同时提高测试精度。

一个优选方案是，所述FPGA测试模组包括混合模式时钟管理器，步骤S1中通过所述混合模式时钟管理器进行数字移相。

一个优选方案是，步骤S3中将拼接完成的数据存储至寄存器中。

一个优选方案是，步骤S4中同时使能两个计数器，使两个计数器基于原始时钟CLK0对所述寄存器中的拼接数据分别进行高电平时间和低电平时间的计数，获得计数值。