[发明专利]半导体器件及其形成方法

说明书

本公开涉及一种半导体器件及其形成方法。根据本公开的实施例，提供了一种半导体器件，其可以包括由在衬底之上交替地堆叠的字线层和绝缘层来形成的堆叠体。第一块的第一阶梯可以形成于堆叠体中并且在第一块的第一阵列区之间延伸。第二块的第二阶梯可以形成于堆叠体中并且在第二块的第二阵列区之间延伸。半导体器件可以进一步具有形成于堆叠体中在第一阶梯和第二阶梯之间的连接区。

本申请是针对申请日为2019年12月24日，申请号为PCT/CN2019/127921，发明名称为三维NAND存储器件及其形成方法的专利的分案申请。

背景技术

闪速存储器件最近经历了快速发展。闪速存储器件能够在不施加电压的情况下在很长时间段内保持所存储的数据。此外，闪速存储器件的读取速率相对较高，并且易于擦除所存储的数据以及向闪速存储器件中重写数据。因此，闪速存储器件已经被广泛地应用到微型计算机、自动化控制系统等当中。为了提高闪速存储器件的位密度以及减小闪速存储器件的位成本，三维(3D)NAND(不是AND)闪速存储器件已经被开发。

3D NAND器件可以包括一个或多个存储平面，并且存储平面中的每个存储平面可以包括多个存储块。存储块中的每个存储块可以具有阵列区以及一个或多个阶梯(staircase)区。在这样的3D NAND器件中，存储平面中的每个存储平面可以具有位于该平面的边界处的一个或多个解码结构。阶梯区可以通过形成于阶梯区上的触点结构来耦合至解码结构。解码结构被配置为限定将被访问的块并且将所需电压驱动到该块的字线层上。

发明内容

在一种3D NAND器件中，一个或多个解码结构可以位于3D NAND器件中的存储平面(又称为平面)的边界处，以驱动该平面中的存储单元。由于解码结构位于平面的边界处，因此由解码结构施加至平面的字线层的驱动电流需要跨越整个平面长度流动，以便驱动该平面中的每个存储单元。随着3D NAND向高密度和高容量变迁，尤其是从64层(64L)架构向128层(128L)架构变迁，3D NAND的层(或膜)尺寸相应地减小。减小的层(或膜)尺寸可以造成增加的薄层电阻(sheet resistance)，这继而引起电阻-电容(RC)延迟。

在本公开内容中，创造性的概念涉及一种3D NAND器件的新颖结构，并且更具体而言，涉及布置在3D NAND器件的平面的中间位置中的梯级区。梯级区可以进一步耦合至解码结构。解码结构相应地能够在半平面的范围上对平面进行驱动。因此，可以缓解由减小的层(或膜)尺寸引起的RC延迟问题。

在本公开内容当中，提供了一种半导体器件。半导体器件可以包括堆叠体，所述堆叠体由在衬底之上交替地堆叠的字线层和绝缘层形成。第一块的第一阶梯可以形成于堆叠体中并且在第一块的第一阵列区之间延伸。第二块的第二阶梯可以形成于堆叠体中并且在第二块的第二阵列区之间延伸。半导体器件可以进一步具有形成于堆叠体中在第一阶梯和第二阶梯之间的连接区。

第一阶梯可以具有在降台阶方向上延伸的梯级以及在相对的升台阶方向上延伸的梯级。第一阶梯的梯级还可以在垂直于升台阶方向和降台阶方向的横向下台阶方向上延伸。

第二阶梯可以具有在降台阶方向上延伸的梯级以及在相对的升台阶方向上延伸的梯级。第二阶梯的梯级还可以在垂直于降台阶方向和升台阶方向的、与横向下台阶方向相反的方向上延伸。

半导体器件包括沟道结构。沟道结构可以形成于连接区、第一阵列区和第二阵列区中，其中，沟道结构从衬底延伸，并且延伸穿过堆叠体的字线层和绝缘层。半导体器件可以具有形成于第一阶梯上并且连接至第一阶梯中的字线层的第一触点结构，以及形成于第二阶梯上并且连接至第二阶梯中的字线层的第二触点结构。

在一些实施例中，第一阶梯和第二阶梯通过第一触点结构和第二触点结构来耦合至解码结构。