[发明专利]测试方法以及测试电路

权利要求书

1.一种测试方法，其特征在于，包括：提供存储器，其中，所述存储器在第一测试模式下具有第一感测裕度，所述存储器在第二测试模式下具有第二感测裕度，所述第一测试模式的测试时间小于所述第二测试模式的测试时间，所述第一感测裕度大于所述第二感测裕度；

确定所述存储器的感测放大器的衬偏电压调整值，其中，所述感测放大器的衬偏电压经过所述衬偏电压调整值调整后，能够使所述存储器在所述第一测试模式下具有第三感测裕度，所述第三感测裕度与所述第二感测裕度的差值小于所述第一感测裕度与所述第二感测裕度的差值；

根据所述衬偏电压调整值对所述感测放大器的衬偏电压进行调整，并采用所述第一测试模式对整个所述存储器进行测试；

其中，所述存储器包括多组位线，每组位线均包括连续排布的N条位线，N为大于1的整数；

所述第一测试模式包括：向至少一组位线对应的存储单元写入第一测试数据，其中，所述第一测试数据均为表征高电平的数据；

所述第二测试模式包括：向至少一组位线对应的存储单元写入第二测试数据，其中，所述第二测试数据中的一位数据为表征高电平的数据，其余位数据为表征低电平的数据；

其中，所述确定所述存储器的感测放大器的衬偏电压调整值包括：

提供测试电路，所述测试电路包括：

包含第一晶体管的第一信号处理电路，所述第一晶体管的栅极作为所述第一信号处理电路的输入端与所述存储器的目标位线相连接，所述第一信号处理电路基于处于所述第一测试模式的所述目标位线的电位自输出端输出第一信号；

包含第二晶体管的第二信号处理电路，所述第二晶体管的栅极作为所述第二信号处理电路的输入端与所述存储器的参考位线相连接，所述第二信号处理电路基于处于所述第二测试模式的所述参考位线的电位自输出端输出第二信号；

比较电路，所述比较电路分别与所述第一信号处理电路的输出端以及所述第二信号处理电路的输出端相连接，所述比较电路基于所述第一信号与所述第二信号的相位差自输出端输出第一电位，所述第一电位的大小取决于所述相位差的大小；

偏置电路，所述偏置电路与所述比较电路的输出端相连接，所述偏置电路基于所述第一电位调节所述第一晶体管的衬偏电压，直至所述第一电位小于预设值；

获取所述第一电位小于所述预设值时所述第一晶体管的衬偏电压，根据所述第一晶体管的衬偏电压确定所述衬偏电压调整值；其中，所述感测放大器包括第一感测NMOS管、第二感测NMOS管、第一感测PMOS管和第二感测PMOS管，所述第一感测NMOS管的第一极、所述第一感测PMOS管的第一极、所述第二感测NMOS管的栅极和所述第二感测PMOS管的栅极均与所述存储器中的待测试存储单元对应的位线耦接，所述第二感测NMOS管的第一极、所述第二感测PMOS管的第一极、所述第一感测NMOS管的栅极和所述第一感测PMOS管的栅极均与所述位线对应的互补位线耦接，所述第一感测NMOS管的第二极和所述第二感测NMOS管的第二极耦接，所述第一感测PMOS管的第二极和所述第二感测PMOS管的第二极耦接；所述测试电路中的所述第一晶体管以及所述第二晶体管均与所述存储器的感测放大器的第二感测NMOS管相同；

其中，根据所述衬偏电压调整值对所述感测放大器的衬偏电压进行调整包括：根据所述衬偏电压调整值对所述感测放大器的所述第二感测NMOS管的衬偏电压进行调整。

2.根据权利要求1所述测试方法，其特征在于，所述比较电路包括鉴相器。

3.根据权利要求1或2所述测试方法，其特征在于，所述偏置电路包括窗口比较器阵列以及修调电路，所述窗口比较器阵列包括多个并联的窗口比较器，所述窗口比较器与所述修调电路相连接，用于控制所述修调电路输出相应的电压。

4.根据权利要求1所述测试方法，其特征在于，所述测试电路中，所述第一信号处理电路为环形振荡器，所述第一信号处理电路还包括第一反相器组，所述第一反相器组的输入端与所述第一晶体管的第一极相连接，所述第一反相器组的输出端与所述第一晶体管的第二极相连接；

所述第二信号处理电路为环形振荡器，所述第二信号处理电路还包括第二反相器组，所述第二反相器组的输入端与所述第二晶体管的第一极相连接，所述第二反相器组的输出端与所述第二晶体管的第二极相连接。