[发明专利]测试方法以及测试电路

说明书

本公开提供一种测试方法以及测试电路，测试方法包括：提供存储器，其中，存储器在第一测试模式下具有第一感测裕度，存储器在第二测试模式下具有第二感测裕度，第一测试模式的测试时间小于第二测试模式的测试时间，第一感测裕度大于第二感测裕度；确定存储器的感测放大器的衬偏电压调整值，其中，感测放大器的衬偏电压经过衬偏电压调整值调整后，能够使存储器在第一测试模式下具有第三感测裕度，第三感测裕度与第二感测裕度的差值小于第一感测裕度与第二感测裕度的差值；根据衬偏电压调整值对感测放大器的衬偏电压进行调整，并采用第一测试模式对整个存储器进行测试。本公开实施例至少有利于提升存储器的测试过程对异常的覆盖能力。

技术领域

本公开实施例涉及半导体技术领域，特别涉及一种测试方法以及测试电路。

背景技术

存储器芯片是大多数电子产品的重要组成部分。为了检验存储器的质量，保证存储器芯片上线后的使用性能，往往需要在存储器芯片正式出厂前进行测试，从而发现良率较低的产品。

随着电子产品精密化、细小化，使得各类存储器芯片的复杂度越来越高，对应的失效模式也越来越多，如何完整高效准确地实现对存储器芯片的测试，对于保证存储器芯片的质量具有十分重要的意义。

发明内容

本公开提供一种测试方法以及测试电路，至少有利于提升存储器的测试过程对异常的覆盖能力。

本公开实施例一方面提供一种测试方法，包括：提供存储器，其中，存储器在第一测试模式下具有第一感测裕度，存储器在第二测试模式下具有第二感测裕度，第一测试模式的测试时间小于第二测试模式的测试时间，第一感测裕度大于第二感测裕度；确定存储器的感测放大器的衬偏电压调整值，其中，感测放大器的衬偏电压经过衬偏电压调整值调整后，能够使存储器在第一测试模式下具有第三感测裕度，第三感测裕度与第二感测裕度的差值小于第一感测裕度与第二感测裕度的差值；根据衬偏电压调整值对感测放大器的衬偏电压进行调整，并采用第一测试模式对整个存储器进行测试。

在一些实施例中，感测放大器包括第一感测NMOS管、第二感测NMOS管、第一感测PMOS管和第二感测PMOS管，第一感测NMOS管的第一极、第一感测PMOS管的第一极、第二感测NMOS管的栅极和第二感测PMOS管的栅极均与存储器中的待测试存储单元对应的位线耦接，第二感测NMOS管的第一极、第二感测PMOS管的第一极、第一感测NMOS管的栅极和第一感测PMOS管的栅极均与位线对应的互补位线耦接，第一感测NMOS管的第二极和第二感测NMOS管的第二极耦接，第一感测PMOS管的第二极和第二感测PMOS管的第二极耦接；根据衬偏电压调整值对感测放大器的衬偏电压进行调整包括：根据衬偏电压调整值对感测放大器的第二感测NMOS管的衬偏电压进行调整。

在一些实施例中，存储器包括多组位线，每组位线均包括连续排布的N条位线，N为大于1的整数；第一测试模式包括：向至少一组位线对应的存储单元写入第一测试数据，其中，第一测试数据均为表征高电平的数据；第二测试模式包括：向至少一组位线对应的存储单元写入第二测试数据，其中，第二测试数据中的一位数据为表征高电平的数据，其余位数据为表征低电平的数据。

在一些实施例中，确定存储器的感测放大器的衬偏电压调整值包括：提供测试电路，测试电路包括：包含第一晶体管的第一信号处理电路，第一晶体管的栅极作为第一信号处理电路的输入端与存储器的目标位线相连接，第一信号处理电路基于处于第一测试模式的目标位线的电位自输出端输出第一信号；包含第二晶体管的第二信号处理电路，第二晶体管的栅极作为第二信号处理电路的输入端与存储器的参考位线相连接，第二信号处理电路基于处于第二测试模式的参考位线的电位自输出端输出第二信号；比较电路，比较电路分别与第一信号处理电路的输出端以及第二信号处理电路的输出端相连接，比较电路基于第一信号与第二信号的相位差自输出端输出第一电位，第一电位的大小取决于相位差的大小；偏置电路，偏置电路与比较电路的输出端相连接，偏置电路基于第一电位调节第一晶体管的衬偏电压，直至第一电位小于预设值；获取第一电位小于预设值时第一晶体管的衬偏电压，根据第一晶体管的衬偏电压确定衬偏电压调整值。