[发明专利]叠层封装芯片结温预测方法、装置、设备和存储介质

说明书

本申请涉及一种叠层封装芯片结温预测方法、装置、计算机设备和存储介质。属于计算机技术领域，所述方法包括：基于叠层封装芯片中各组件的组件热阻、各层芯片到空气之间的热阻，以及叠层封装芯片中的底层芯片与关联基板组件的扩散热阻，确定叠层封装芯片中各层芯片的自身热阻和耦合热阻，再基于叠层封装芯片中各层芯片的自身热阻和耦合热阻，确定叠层封装芯片的热阻表示，最后基于叠层封装芯片的热阻表示、环境温度和各层芯片的功率，预测叠层封装芯片的结温，考虑更加全面，使得预测得到的叠层封装芯片结温结果更加准确，并且本申请相较于传统的结温预测方法，无需利用仿真技术，预测难度更低，大幅提高了叠层封装芯片结温预测效率。

技术领域

本申请涉及计算机技术领域，特别是涉及一种叠层封装芯片结温预测方法、装置、计算机设备和存储介质。

背景技术

随着芯片封装技术的快速发展，叠层封装芯片的封装尺寸不断减小，功率密度持续增加，在带来上述优势的同时，同样也会带来一些弊端。以2.5D叠层封装芯片为例，随着2.5D叠层封装芯片的封装尺寸不断减小和功率密度持续增加，芯片单位体积内功耗持续增加，芯片内部温度急剧上升，实验表明，随着芯片的结温的升高，芯片的失效率呈指数型升高，芯片性能也随着芯片结温的升高而下降。因此，为满足芯片的可靠性及散热需求，在底层封装芯片设计阶段，准确预测叠层封装芯片(例如，2.5D叠层封装芯片)运行过程中的结温具有重要意义。

目前针对叠层封装芯片(例如，2.5D叠层封装芯片)的结温预测主要通过仿真技术实现，在预测过程中需要利用专门的热仿真软件如FLOTHERM、ANSYS ICEPACK等，依次通过设置测试环境、搭建芯片模型、赋值材料及功率参数、网格划分、求解及后处理等过程获得底层封装芯片的结温，不仅难度大，预测效率低，而且结温预测准确度较差。

发明内容

基于此，有必要针对上述技术问题，提供一种能够提升叠层封装芯片结温预测效率和准确性的叠层封装芯片结温预测方法、装置、计算机设备和存储介质。

第一方面，本申请提供了一种叠层封装芯片结温预测方法。该方法包括：

根据叠层封装芯片中各组件的组件热阻、各层芯片到空气之间的热阻，以及叠层封装芯片中的底层芯片与关联基板组件的扩散热阻，确定叠层封装芯片中各层芯片的自身热阻和耦合热阻；其中，关联基板组件为底层芯片所接触的基板；

根据各层芯片的自身热阻和耦合热阻，确定叠层封装芯片的热阻表示；

根据叠层封装芯片的热阻表示、环境温度和各层芯片的功率，预测所述叠层封装芯片的结温。

在其中一个实施例中，根据叠层封装芯片中各组件的组件热阻、各层芯片到空气之间的热阻，以及叠层封装芯片中的底层芯片与关联基板组件的扩散热阻，确定叠层封装芯片中各层芯片的自身热阻和耦合热阻，包括：

根据叠层封装芯片中各组件的组件热阻，以及叠层封装芯片中的底层芯片与关联基板组件的扩散热阻，确定叠层封装芯片中各层芯片的芯片间热阻和板材热阻；其中，板材热阻为底层芯片底部到空气间的热阻；

根据各层芯片的芯片间热阻和板材热阻，以及各层芯片到空气之间的热阻，确定各层芯片的自身热阻；

根据各层芯片到空气之间的热阻、各层芯片的芯片间热阻，以及各层芯片中底层芯片的自身热阻，确定各层芯片的耦合热阻。

在其中一个实施例中，根据所述叠层封装芯片中各组件的组件热阻，以及叠层封装芯片中的底层芯片与关联基板组件的扩散热阻，确定叠层封装芯片中各层芯片的芯片间热阻和板材热阻，包括：

根据叠层封装芯片中各组件的组件热阻，确定叠层封装芯片中各层芯片的芯片间热阻；

根据叠层封装芯片中各组件的组件热阻，以及叠层封装芯片中的底层芯片与关联基板组件的扩散热阻，确定板材热阻。