[发明专利]一种基于NAND闪存控制器的纠错方法及系统

说明书

本发明属于存储主控芯片技术领域，具体提供了一种基于NAND闪存控制器的纠错方法及系统，其中方法包括：输入端获取写指令，将写入数据写入到写入数据缓存模块，并生成随机数；将写入数据与随机数发送至优化数据模块进行优化，最后将优化后的数据存储到NAND存储颗粒；输入端读取读指令，将数据从NAND存储颗粒里读取出来，进行纠错处理，通过与写数据时相同的随机数进行去优化处理；将处理好的数据传输到读取数据缓存模块，再通过读指令读出数据到Host系统。本发明通过设计使用可提高纠错效率的设计结构和方法，可以广泛地使用多种不同类型的闪存颗粒，解决了现有存储主控芯片中的纠错技术里难以解决的大量连续相同数据写入，尤其是当存储数据出现长“1”或长“0”时，造成纠错效率低下或无法纠错的问题，有效地提高了存储主控芯片的纠错性能。

技术领域

本发明涉及存储主控芯片技术领域，更具体地，涉及一种基于NAND闪存控制器的纠错方法及系统。

背景技术

随着闪存存储的快速发展，出现了多种NAND颗粒产品，包括了SLC(Single-LevelCell，单层单元)、MLC(Multi-Level Cell，多层单元)、TLC(Tri-Level Cell，三层单元)和QLC(Quad-Level Cell四层单元)等产品。每个闪存颗粒产品的数据存储页容量大小(pagesize)也不完全相同，有1024byte(1K)、也有2048bytes(2K)，4096bytes(4K)和8192bytes(8k)以及为了寻求更大效率使用的16KBytes等。NAND颗粒在新数据没有写入时维持在初始化状态数据“1”，而且NAND闪存颗粒的读取是按页读取，然后在存储主控中做ECC纠错处理。以三层单元(TLC)NAND单元存储特性为例，如图2(a)～(c)所示，图2(a)为TLC NAND存储单元中当外部数据进行写入存储时，是以存储单元内的存储电荷的电压在不同的区间来表征不同的数据存储；图2(b)是当外部写入数据是大量的相同或相近数据时(如全“1”或全“0”)，多个NAND存储单元内的电荷电压分布会几乎一致；图2(c)是指当数据存储单元的电荷出现损失或因温度变化等情况时，会导致存储单元内的电荷电压发生偏移，进而会导致部分数据出现错误，需要用ECC纠错。

在实际的嵌入式存储芯片应用时，往往是一颗存储主控芯片加上1颗或多颗NAND颗粒设计而成的芯片，如U盘、SD卡、eMMC芯片或UFS芯片。存储主控芯片设计中，写入数据时会将每个页空间分成若干个扇区结构(Sector)进行数据处理存储，但是实际所存储的数据大小往往不会按一个完整的页容量写入到NAND存储颗粒中，这样就可能有很多数据维持在初始状态的“1”或“0”，导致写入到NAND颗粒的数据出现长“1”或者长“0”。

一旦写入的数据出现多次大量相同数据，如长“1”或“0”，在纠错时，必然会导致纠错效率减低，纠错迭代次数增加，甚至纠错失败。以低密度奇偶校验码(Low DensityParity Check Code)LDPC纠错为例，在码长较长时需要的奇偶校验矩阵要满足“稀疏性”，即校验矩阵中“1”的密度比较低，并且码长越长，密度越低。现在主流NAND颗粒的页容量大小达到8Kbytes或16Kbytes，分成4或8个Sector后，每个Sector大小有1K或2Kbytes，需要的校验矩阵会很大。如图3所示，在LDPC译码纠错时，会通过对码字中的各个比特值进行关于接收码字和信道参数的后验概率或似然比进行估算，针对概率大的数据再进行译码尝试，经过多次迭代之后，实现纠错功能。如果写入的数据为长“0”或长“1”，就无法通过后验概率或者对数似然比来度量判决，无法有效地将迭代结束得到的码字的可靠度计算结果作为下一次迭代的输入，就容易导致NAND存储主控芯片的纠错性能降低，甚至出错。

所以现有的存储主控设计中，缺少了一种可适用于当HOST端主芯片发送大量连续相同的数据时，尤其是在不满一个页容量数据时不得不写入大量长“1”或者长“0”数据到NAND颗粒时能高效译码纠错的设计结构和方法。

发明内容

本发明针对现有技术中存在的当HOST端主芯片发送大量连续相同的数据时，纠错性能降低，甚至出错的技术问题。