[发明专利]一种用于sigma-delta ADC的数字滤波器

权利要求书

1.一种用于sigma-delta ADC的数字滤波器，其特征在于，所述sigma-delta ADC为两级级联调制器结构；所述sigma-delta ADC分别生成第一输出X1与第二输出X2；

所述第一输出X1传输至所述数字滤波器中的第一滤波器的第一寄存器的输入端；所述第二输出X2传输至所述第一滤波器的第二寄存器的输入端；所述第一滤波器中还包括第三寄存器、第四寄存器、第五寄存器、第一乘法器、第二乘法器及第一加法器；所述第一寄存器的输出端依次通过所述第三寄存器、所述第一乘法器及所述第一加法器接入所述第五寄存器的输入端；所述第二寄存器的输出端依次通过所述第四寄存器、所述第二乘法器及所述第一加法器接入所述第五寄存器的输入端；所述第一滤波器中的各个寄存器的时钟信号端接入第一频率时钟信号；

所述第五寄存器的输出端连接至所述数字滤波器中的滤波器组的输入端；所述滤波器组由N级CIC滤波器级联构成；每级CIC滤波器输入的时钟频率逐级递减；

所述滤波器组的输出端连接至所述数字滤波器中的半带滤波器，以通过所述半带滤波器输出低频信号。

2.根据权利要求1所述的数字滤波器，其特征在于，所述第一滤波器中的所述第一寄存器至所述第四寄存器的寄存器位数均为5位；所述第一滤波器中的所述第五寄存器的寄存器位数为7位；

所述第一寄存器用于对所述第一输出X1延迟一个周期后的值进行存储；所述第二寄存器用于对所述第二输出X2延迟一个周期后的值进行存储；所述第三寄存器用于对所述第一输出X1延迟两个周期后的值进行存储；所述第四寄存器用于对所述第二输出X2延迟两个周期后的值进行存储；

所述第五寄存器用于对所述第一滤波器输出的第一目标位数的高频信号进行存储。

3.根据权利要求2所述的数字滤波器，其特征在于，所述滤波器组由五级CIC滤波器级联构成；

每一级CIC滤波器均包括有第六寄存器至第十一寄存器、第二加法器至第五加法器；

在所述五级CIC滤波器的第一级CIC滤波器中，所述第一滤波器输出的所述第一目标位数的高频信号依次通过所述第六寄存器、所述第二加法器、第七寄存器、第三加法器、第八寄存器、第四加法器、第九寄存器及所述第五加法器接入第十寄存器的输入端；

所述第一目标位数的高频信号还依次通过所述第二加法器、所述第三加法器、所述第四加法器及所述第五加法器接入所述第十寄存器的输入端；

所述第十寄存器的输入端与所述第十一寄存器的取反端连接，所述第十一寄存器的输出端与所述第十寄存器的输入端连接；

所述第六寄存器至所述第十一寄存器的时钟信号端分别接入第二频率时钟信号。

4.根据权利要求3所述的数字滤波器，其特征在于，在所述五级CIC滤波器的第一级CIC滤波器中，所述第六寄存器至所述第十寄存器的寄存器位数依次为7位、8位、9位、10位及11位；所述第十一寄存器的寄存器位数为1位；

其中，所述第六寄存器用于对所述第一目标位数的高频信号延迟一个周期后的值进行存储；所述第七寄存器用于对所述第二加法器延迟一个周期后的值进行存储；所述第八寄存器用于对所述第三加法器延迟一个周期后的值进行存储；所述第九寄存器用于对所述第四加法器延迟一个周期后的值进行存储；所述第十一寄存器用于对相应级别的CIC滤波器进行控制抽取滤波；所述第十寄存器用于对相应级别的CIC滤波器的输出值进行存储。

5.根据权利要求3所述的数字滤波器，其特征在于，在所述五级CIC滤波器中，第二级CIC滤波器对应的寄存器输入信号为11位，寄存器输出信号为15位；第三级CIC滤波器对应的寄存器输入信号为15位，寄存器输出信号为19位；第四级CIC滤波器对应的寄存器输入信号为19位，寄存器输出信号为23位；寄存器第五级CIC滤波器对应的输入信号为23位，寄存器输出信号为27位。

6.根据权利要求3所述的数字滤波器，其特征在于，所述第一级CIC滤波器至第五级CIC滤波器的时钟频率逐级减半，所述第五级CIC滤波器对应输出第二目标位数的中频信号。