[发明专利]一种用于sigma-delta ADC的数字滤波器

说明书

本申请提供了一种用于sigma‑delta ADC的数字滤波器，该sigma‑delta ADC为两级级联调制器结构，分别生成第一输出X1与第二输出X2；该数字滤波器先通过第一滤波器对该第一输出X1与第二输出X2进行噪声处理；再通过五级CIC滤波器实现32倍抽取滤波，最后通过该一级半带滤波器实现最后2倍的抽取滤波，得到低频信号。本申请提出的数字滤波器可以将sigma‑delta ADC输出的16MHz高频低精度信号，转换为250kHz低频高精度信号，该数字滤波器的三部分结构在考虑到高精度转换的基础上尽可能的降低了滤波器的占用面积和功耗。

技术领域

本申请涉及信号处理技术领域，具体涉及一种用于sigma-delta ADC的数字滤波器。

背景技术

Sigma-delta ADC(analog todigital converter，模数转换器)是一种目前使用最为普遍的高精度ADC结构，在精度达到20位以上的场合，Sigma-Delta是必选的结构。

Sigma-delta ADC通过采用过采样和噪声整形技术，可将量化噪声由低频搬移到高频，而Sigma-delta ADC输出的高频信号需通过数字滤波器进行降采样滤波，才能得到低频的高精度信号。Sigma-delta ADC由调制器和数字滤波器组成，在应用中，Sigma-deltaADC通过数字滤波器对调制器的输出的高频低精度信号进行抽取，滤除高频的量化噪声，抽取后获得低速的高分辨率的数字信号。要使数字滤波器实现，需要将其功能用verilog硬件描述语言进行编程，再进行综合变为数字电路。

在对数字滤波器进行设计时，在考虑到数字滤波器对sigma-delta ADC的输出进行高精度转换的基础上，还要考虑数字滤波器所占用的开销，使其面积和功耗尽可能的降低。

发明内容

本申请提供了一种用于sigma-delta ADC的数字滤波器，在考虑到高精度转换的基础上尽可能的降低了滤波器的占用面积和功耗，该技术方案如下。

一方面，提供了一种用于sigma-delta ADC的数字滤波器，所述sigma-delta ADC为两级级联调制器结构；所述sigma-delta ADC分别生成第一输出X1与第二输出X2；

所述第一输出X1传输至所述数字滤波器中的第一滤波器的第一寄存器的输入端；所述第二输出X2传输至所述第一滤波器的第二寄存器的输入端；所述第一滤波器中还包括第三寄存器、第四寄存器、第五寄存器、第一乘法器、第二乘法器及第一加法器；所述第一寄存器的输出端依次通过所述第三寄存器、所述第一乘法器及所述第一加法器接入所述第五寄存器的输入端；所述第二寄存器的输出端依次通过所述第四寄存器、所述第二乘法器及所述第一加法器接入所述第五寄存器的输入端；所述第一滤波器中的各个寄存器的时钟信号端接入第一频率时钟信号；

所述第五寄存器的输出端连接至所述数字滤波器中的滤波器组的输入端；所述滤波器组由N级CIC滤波器级联构成；每级CIC滤波器输入的时钟频率逐级递减；

所述滤波器组的输出端连接至所述数字滤波器中的半带滤波器，以通过所述半带滤波器输出低频信号。

在一种可能的实施方式中，所述第一滤波器中的所述第一寄存器至所述第四寄存器的寄存器位数均为5位；所述第一滤波器中的所述第五寄存器的寄存器位数为7位；

所述第一寄存器用于对所述第一输出X1延迟一个周期后的值进行存储；所述第二寄存器用于对所述第二输出X2延迟一个周期后的值进行存储；所述第三寄存器用于对所述第一输出X1延迟两个周期后的值进行存储；所述第四寄存器用于对所述第二输出X2延迟两个周期后的值进行存储；

所述第五寄存器用于对所述第一滤波器输出的第一目标位数的高频信号进行存储。

在一种可能的实施方式中，所述滤波器组由五级CIC滤波器级联构成；