[发明专利]一种沟槽型功率MOSFET器件及工艺流程

说明书

本发明公开了一种沟槽型功率MOSFET器件及工艺流程，属于半导体制造技术领域，用于解决肖特基结构和MOSFET结构共同占用器件的有源区部分，若二者失衡，会导致较大的MOSFET导通损耗，或使得肖特基二极管的电流导通能力较弱的技术问题。器件包括：外延层、外延层平台表面的多个阱区、位于每个阱区内部的源极区域，以及位于每个源极区域中心位置的第一高掺杂P型区域；在相邻的两个源极区域之间存在沟槽结构，所述沟槽结构的截面呈U形，且底部拐角处为圆角；两个第二高掺杂P型区域分别包裹沟槽结构底部的两个圆角及部分沟槽底部区域；相邻两个第二高掺杂P型区域之间形成肖特基区域；阱区与相邻的第二高掺杂P型区域之间形成结型场效应管JFET区域。

技术领域

本申请涉及半导体制造领域，尤其涉及一种沟槽型功率MOSFET器件及工艺流程。

背景技术

碳化硅晶体中存在基晶面位错，在一定条件下，基晶面位错可以转化为堆垛层错。当碳化硅功率MOSFET器件中的体二极管导通时，在双极性运行下，电子-空穴的复合会使堆垛层错继续扩展，发生双极性退化。这一现象使得碳化硅功率MOSFET器件的导通压电阻增大，阻断模式下的漏电流增大，碳化硅功率MOSFET器件中的体二极管的导通压降增大，从而降低碳化硅功率MOSFET器件的可靠性。

在实际的电路应用中，为了避免双极性退化，一般使用外部反向并联肖特基二极管来抑制功率MOSFET器件中的体二极管。然而，出于成本的考虑，我们可以将肖特基二极管嵌入到功率MOSFET器件中的有源区结构中，同时整个器件共用同一个的终端结构，这样一来，可以减小总芯片尺寸，降低成本。

而对于内部集成肖特基二极管的碳化硅沟槽结构型功率MOSFET器件，肖特基结构和MOSFET结构共同占用器件的有源区部分，因此二者存在折中与权衡的矛盾关系。若二者失衡，则会导致较大的MOSFET导通损耗，或使得肖特基二极管的电流导通能力较弱，降低器件的综合电学性能。

发明内容

本申请实施例提供了一种沟槽型功率MOSFET器件及工艺流程，用于解决如下技术问题：肖特基结构和MOSFET结构共同占用器件的有源区部分，若二者失衡，会导致较大的MOSFET导通损耗，或使得肖特基二极管的电流导通能力较弱，降低器件的可用性。

本申请实施例采用下述技术方案：

一方面，本申请实施例提供了一种沟槽型功率MOSFET器件，所述MOSFET器件包括：外延层、外延层平台表面的多个阱区、位于每个阱区内部的源极区域，以及位于每个源极区域中心位置的第一高掺杂P型区域；其中，所述外延层为N型半导体，所述阱区为P型半导体；所述源极区域为N型半导体；所述阱区与所述外延层形成第一PN结；所述源极区域与所述阱区形成第二PN结；所述第一高掺杂P型区域的离子注入深度大于所述源极区域的离子注入深度；在相邻的两个源极区域之间存在沟槽结构，所述沟槽结构的截面呈U形，且底部拐角处为圆角；两个第二高掺杂P型区域分别包裹所述沟槽结构底部的两个圆角及部分沟槽底部区域；所述第二高掺杂P型区域与所述外延层形成第三PN结；所述沟槽结构底部的两个第二高掺杂P型区域之间形成肖特基区域；所述阱区与相邻的第二高掺杂P型区域之间形成结型场效应管JFET区域；所述肖特基区域以及所述JFET区域的离子掺杂浓度大于或等于所述外延层的离子掺杂浓度，所述JFET区域的宽度以及所述肖特基区域的宽度均在相同的预设区间内取值。

在一种可行的实施方式中，所述MOSFET器件还包括第一接触金属；所述第一接触金属覆盖于所述第一高掺杂P型区域的表面，与所述第一高掺杂P型区域形成欧姆接触；所述第一接触金属的两端同时与所述源极区域形成欧姆接触，以抑制所述MOSFET器件内部的寄生双极晶体管效应。

在一种可行的实施方式中，所述MOSFET器件还包括第二接触金属；所述第二接触金属位于所述沟槽结构的底部，且覆盖于所述肖特基区域的表面，与所述肖特基区域形成肖特基接触；所述第二接触金属的两端与所述第二高掺杂P型区域形成欧姆接触。