[发明专利]半导体存储装置

说明书

提供一种能够高速地动作的半导体存储装置。实施方式的半导体存储装置具备：第1存储单元和第2存储单元；第1字线，连接于所述第1存储单元和所述第2存储单元的栅极；第1位线，连接于所述第1存储单元；第2位线，连接于所述第2存储单元；第1读出放大器，具有连接于所述第1位线的第1感测节点；第2读出放大器，具有连接于所述第2位线的第2感测节点；以及电压生成电路，具有连接于所述第1读出放大器的第1驱动器和连接于所述第2读出放大器的第2驱动器，在读出动作中，所述第1驱动器向所述第1感测节点供给第1电压，所述第2驱动器向所述第2感测节点供给低于所述第1电压的第2电压。

本发明为下述申请的分案申请，原申请信息如下：

申请日：2018年12月27日

申请号：201811609936.9

发明名称：半导体存储装置

本申请主张以日本专利申请2018－121151号(申请日：2018年6月26日)为基础申请的优先权，通过参照该基础申请而包含该基础申请的全部内容。

技术领域

本发明涉及半导体存储装置。

背景技术

已知有将存储单元三维地层叠的NAND型闪存存储器。

发明内容

本发明提供能够高速地动作的半导体存储装置。

技术方案的半导体存储装置具备：第1存储单元和第2存储单元；第1字线，连接于所述第1存储单元和所述第2存储单元的栅极；第1位线，连接于所述第1存储单元；第2位线，连接于所述第2存储单元；第1读出放大器，具有连接于所述第1位线的第1感测节点；第2读出放大器，具有连接于所述第2位线的第2感测节点；以及电压生成电路，具有连接于所述第1读出放大器的第1驱动器和连接于所述第2读出放大器的第2驱动器，在读出动作中，所述第1驱动器向所述第1感测节点供给第1电压，所述第2驱动器向所述第2感测节点供给低于所述第1电压的第2电压。

附图说明

图1是表示第1实施方式的半导体存储装置的整体结构的一例的框图。

图2是表示第1实施方式的半导体存储装置中包含的存储单元阵列的结构例的电路图。

图3是表示第1实施方式的半导体存储装置中包含的行解码器模块的结构例的框图。

图4是表示第1实施方式的半导体存储装置中包含的读出放大器模块及电压生成电路的结构例的框图。

图5是表示第1实施方式的半导体存储装置中包含的读出放大器模块的结构例的电路图。

图6是表示第1实施方式的半导体存储装置中包含的存储单元阵列的平面布局的一例的图。

图7是沿着图6所示的VIII－VIII的存储单元阵列的剖视图。

图8是表示第1实施方式的半导体存储装置中包含的存储单元阵列及行解码器模块的截面构造的一例的图。

图9是表示第1实施方式的半导体存储装置的读出动作的波形的一例的图。

图10是表示第1实施方式的比较例的半导体存储装置的读出动作的波形的一例的图。

图11是表示第1实施方式及比较例的读出动作的波形的一部分的图。

图12是表示第1实施方式的变形例1的半导体存储装置的读出动作的波形的一例的图。

图13是表示第1实施方式的变形例1及比较例的读出动作的波形的一部分的图。

图14是表示第1实施方式的变形例2的半导体存储装置中包含的行解码器模块的结构例的框图。