[发明专利]堆叠的半导体结构及其形成方法

说明书

本公开实施例提供了一种堆叠的半导体结构及其形成方法，堆叠的半导体结构包括：第一晶圆，第一晶圆包括第一存储阵列；第二晶圆，第二晶圆包括相对的第一面和第二面；第二晶圆的第一面包括第一外围电路，第二晶圆的第二面包括第二外围电路；第三晶圆，第三晶圆包括第二存储阵列；第一晶圆、第三晶圆分别与第二晶圆键合共同形成堆叠的半导体结构。

技术领域

本公开涉及半导体技术领域，涉及但不限于一种堆叠的半导体结构及其形成方法。

背景技术

随着半导体工艺的发展，通过改善工艺技术、电路设计、编程算法和制造过程，半导体结构可以被缩放到较小尺寸。然而，随着各类电子设备对集成度和存储密度需求的不断提高，半导体结构的特征尺寸接近下限，平面工艺和制造技术越来越难以满足要求。

因此，如何进一步提高半导体结构的集成度和存储密度成为了亟待解决的问题。

发明内容

根据本公开实施例的第一方面，提供了一种堆叠的半导体结构，所述堆叠的半导体结构包括：

第一晶圆，所述第一晶圆包括第一存储阵列；

第二晶圆，所述第二晶圆包括相对的第一面和第二面；所述第二晶圆的第一面包括第一外围电路，所述第二晶圆的第二面包括第二外围电路；

第三晶圆，所述第三晶圆包括第二存储阵列；

所述第一晶圆、所述第三晶圆分别与所述第二晶圆键合共同形成堆叠的半导体结构。

上述方案中，所述第一晶圆和所述第二晶圆的第一面之间具有第一键合界面；所述第三晶圆和所述第二晶圆的第二面之间具有第二键合界面。

上述方案中，所述第一存储阵列包括第一布线层、第一电容阵列和第一栅极阵列；

所述第二存储阵列包括第二布线层、第二电容阵列和第二栅极阵列；

所述第一晶圆和所述第三晶圆分别通过所述第一布线层和所述第二布线层与所述第二晶圆键合。

上述方案中，所述第一外围电路和所述第二外围电路分别通过所述第一布线层和所述第二布线层控制所述第一存储阵列和所述第二存储阵列的读写。

上述方案中，所述第一电容阵列和所述第二电容阵列分别垂直连接于所述第一栅极阵列和所述第二栅极阵列；

所述第一栅极阵列和所述第二栅极阵列中的至少一个为垂直全包围栅极晶体管。

上述方案中，所述第三晶圆还包括背离所述第二存储阵列的接触焊盘，所述接触焊盘通过贯穿所述第三晶圆的导电接触与所述第二存储阵列电连接。

上述方案中，所述第一存储阵列和所述第二存储阵列中的至少一个为DRAM存储阵列。

根据本公开实施例的第二方面，提供了一种堆叠的半导体结构的形成方法，所述方法包括：

分别形成第一晶圆、第二晶圆和第三晶圆；

所述第一晶圆包括第一存储阵列；

所述第二晶圆包括相对的第一面和第二面；所述第二晶圆的第一面包括第一外围电路，所述第二晶圆的第二面包括第二外围电路；

所述第三晶圆包括第二存储阵列；

将所述第一晶圆、所述第三晶圆分别与所述第二晶圆键合以共同形成堆叠的半导体结构。

上述方案中，所述方法包括：

在所述第二晶圆的第一面形成所述第一外围电路之前，还包括形成具有掺杂元素的外延层。

上述方案中，所述方法包括：