[发明专利]MOSFET芯片的制造方法

说明书

本发明公开了MOSFET芯片的制造方法，包括在半导体基片之中形成沟槽，所述沟槽包括第一沟槽和第二沟槽，在所述沟槽之中形成栅氧化层和多晶硅栅；所述第一沟槽位于MOSFET芯片的元胞区，所述第二沟槽位于MOSFET芯片的预设静电保护电路区域；采用离子注入、退火工艺，形成体区，所述体区包括第一体区和第二体区；所述第一体区位于MOSFET芯片的元胞区；所述第二体区位于MOSFET芯片的预设静电保护电路区域，被第二沟槽分割成两个独立的第二体区；采用光刻、离子注入、退火工艺，形成源区；本发明具备提高芯片集成度等优点。

技术领域

本发明涉及半导体芯片技术领域，具体为MOSFET芯片的制造方法。

背景技术

静电放电（ESD）现象在半导体芯片的封装、使用等各个环节中都存在，容易造成芯片损坏，因此，在半导体芯片内部或者外围都要求设计静电保护电路。

MOSFET芯片是半导体芯片的一种，本文以沟槽型MOSFET芯片为例，研究在MOSFET芯片内部集成ESD保护电路的工艺方法。沟槽型MOSFET芯片的栅氧化层很薄（仅10～100纳米），非常容易被静电击穿，针对这类器件的静电保护电路，通常是在芯片内部集成由正、反向PN结背靠背串联组成的二极管，然后将所述二极管的两端分别连接于MOSFET的栅极和源极，当外来静电时，所述二极管快速泄放静电脉冲的能量从而避免栅氧化层被击穿。

现有方法中，在MOSFET芯片内部集成ESD保护的工艺方法包括：

1、在形成MOSFET芯片的体区之后（形成源区之前），在预设静电保护电路区域制作比较厚的绝缘层（通常采用氧化硅，厚度200纳米左右），然后在所述绝缘层上制作多晶硅二极管作为静电保护电路，这种方法的缺点是静电保护电路区域与元胞区存在较大的台阶高度差，这种台阶高度差增加了后段工艺难度，降低了芯片的集成度，而且，这种方法需在源区掺杂工艺进行之前腐蚀掉元胞区的上述氧化硅（只保留10～30纳米氧化硅），由于绝缘层的厚度比较大、腐蚀速率比较快，因此腐蚀之后保留的氧化硅的厚度一致性比较差，采用离子注入工艺形成的源区的一致性不好，从而导致MOSFET的阈值电压不稳定，另一方面，所述采用腐蚀工艺容易在多晶硅二极管的下方形成由横向腐蚀产生的空洞，造成漏电和可靠性问题。

2、在MOSFET芯片内部集成由源区掺杂和体区掺杂组成的二极管作为静电保护电路，这种方法在工艺上面临诸多问题，一方面源区掺杂、体区掺杂的浓度是由元胞区的电特性要求决定的，不可以按照静电保护电路的电特性要求去调整源区掺杂和体区掺杂的浓度，所以静电保护电路的电特性得不到最优化，另一方面，本行业人员都应该理解，MOSFET元胞区的源区和体区是同电位的、即实践工艺中都采用接触孔将二者短接，因此，为了避免静电保护电路区域的源区掺杂与体区掺杂发生短路，需要将该区域的接触孔工艺与元胞区的接触孔工艺分开进行，即需要至少增加一次光刻、刻蚀工艺，这导致工艺复杂度和工艺成本上升，第三方面，形成静电保护电路至少需要两个PN结背靠背串联，因此需要在体区中形成两个有一定间距的源区，源区是由光刻、离子注入、高温退火形成的扩散区（形成的PN结为扩散结），扩散结在硅基表层的分布呈弧形，因此很难在工艺上形成小间距的两个源区、否则无法保证PN结的反向击穿电压的稳定性，所以这种工艺方法为了保证PN结的击穿电压稳定，不得不放大两个源区的间距，这导致PN结的寄生电阻变大，静电保护能力变弱。

本案针对现有技术中MOSFET芯片内部集成ESD保护的工艺方法中存在的问题，提出一种新的制造方法，解决上述问题。

发明内容

本发明的目的在于提供MOSFET芯片的制造方法，以解决现有技术中MOSFET芯片内部集成ESD保护的工艺方法中存在的问题，具备减小了静电保护电路区域与元胞区之间的台阶高度差，降低了后段工艺难度，可提高芯片的集成度等优点。

为实现上述目的，本发明提供如下技术方案：MOSFET芯片的制造方法，包括如下步骤：

在半导体基片之中形成沟槽，所述沟槽包括第一沟槽和第二沟槽，在所述沟槽之中形成栅氧化层和多晶硅栅；