[发明专利]一种地址位译码电路、方法、电子设备和存储介质

权利要求书

1.一种地址位译码电路，其特征在于，包括地址译码器；

基于第一时钟脉冲信号产生第二时钟脉冲信号和一地址保持脉冲控制信号；

所述地址保持脉冲控制信号与所述第二时钟脉冲信号的频率相同，高低电平占空比不同；

所述地址保持脉冲控制信号控制所述地址译码器在地址位建立时间内完成对地址位的译码，并于所述地址保持脉冲控制信号高电平状态的一瞬间时完成对所述地址位的锁存。

2.如权利要求1所述的一种地址位译码电路，其特征在于，所述地址译码器包括锁存器和译码器，

当所述地址保持脉冲控制信号处于低电平状态时，控制所述译码器对所述地址位进行译码；当所述地址保持脉冲控制信号处于高电平状态的一瞬间，所述锁存器完成对所述地址位的锁存。

3.如权利要求2所述的一种地址位译码电路，其特征在于，

所述锁存器包括第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管、第一非门、第二非门、第三非门、第四非门和第五非门；

所述地址保持脉冲控制信号接入所述第一PMOS管的栅极，并通过所述第一非门接入所述第二NMOS管的栅极；所述第一PMOS管的源极接参考电压，漏极与所述第二PMOS管的源极相连，所述第二PMOS管与所述第一NMOS管共栅后栅极接入地址位输入信号，所述地址位输入信号通过相连的第二PMOS管的漏极以及第一NMOS管的源极后输出至第二非门，并依次经过第二非门和第三非门后输出地址位；经过第二非门、第三非门和第四非门后输出反相地址位；所述第一NMOS管的漏极与所述第二NMOS管的源极相连，所述第二NMOS管的漏极接地；所述第五非门并联在所述第二非门的两端，所述第五非门的输入端与所述第二非门的输出端相连，所述第五非门的输出端与所述第二非门的输入端相连。

4.如权利要求3所述的一种地址位译码电路，其特征在于，

所述译码器包括第一与非门、第二与非门、第一或非门和缓冲器；

第三地址位与使能信号接入所述第一与非门的输入端，第零地址位、第一地址位、第二地址位接入所述第二与非门的输出端，所述第一与非门的输出端与所述第二与非门的输出端分别与所述第一或非门的输入端相连，所述第一或非门的输出端与所述缓冲器相连后，所述缓冲器输出控制信号。

5.一种地址位译码方法，采用权利要求1-4中任一项地址位译码电路，其特征在于，所述方法包括：

基于第一时钟脉冲信号产生第二时钟脉冲信号和一地址保持脉冲控制信号；

所述地址保持脉冲控制信号与所述第二时钟脉冲信号的频率相同，高低电平占空比不同；

所述地址保持脉冲控制信号控制地址译码器在地址位建立时间内完成对地址位的译码，并于所述地址保持脉冲控制信号高电平状态的一瞬间时完成对所述地址位的锁存。

6.如权利要求5所述的一种地址位译码方法，其特征在于，

当所述地址保持脉冲控制信号处于低电平状态时，对所述地址位进行译码；当所述地址保持脉冲控制信号处于高电平状态的一瞬间，对所述地址位完成锁存；当所述地址保持脉冲控制信号处于高电平时，对锁存地址位存储单元进行相关操作并读取存储单元内容。

7.如权利要求5所述的一种地址位译码方法，其特征在于，

当输入低电平的所述地址保持脉冲控制信号，并输入高电平的地址位输入信号时，锁存器将所述地址位传递至译码器进行译码；当所述地址保持脉冲控制信号输入高电平状态的一瞬间，所述锁存器完成锁存。

8.如权利要求5所述的一种地址位译码方法，其特征在于，

当使能信号为高电平时，译码器对所述地址位进行译码，当所述使能信号为低电平时，所述译码器停止译码。

9.一种电子设备，其特征在于，包括：处理器、存储介质和总线，所述存储介质存储有所述处理器可执行的机器可读指令，当所述电子设备运行时，所述处理器与所述存储介质之间通过总线通信，所述处理器执行所述机器可读指令，以执行如权利要求5至8中任一项所述的方法的步骤。

10.一种存储介质，其特征在于，所述存储介质上存储有计算机程序，所述计算机程序被处理器运行时执行如权利要求5至8中任一项所述的方法的步骤。