[发明专利]一种地址位译码电路、方法、电子设备和存储介质

说明书

本发明提供一种地址位译码电路、方法、电子设备和存储介质，通过第一时钟脉冲信号产生一地址保持脉冲控制信号，控制所述地址译码器在地址位建立时间内完成对地址位的译码，并于所述地址保持脉冲控制信号高电平状态的一瞬间完成地址位的锁存。消除地址译码器译码与锁存产生的延迟，提高ROM读取数据的速度。

技术领域

本发明涉及集成电路领域，特别是涉及一种地址位译码电路、方法、电子设备和存储介质。

背景技术

如图1是传统ROM的基本结构，ROM主要由地址译码器、存储阵列及输出控制电路等部分组成，通过地址译码器选中需读取数据的存储体位，输出控制电路对相应的存储体位进行操作及读取相应数据。其中，ROM的数据读取时间为地址译码器的译码及锁存时间再加上输出控制电路执行相关操作所需的时间，因此输出控制电路需要等地址译码器器选中相应存储体后才能进行操作，由此可见，地址译码器译码和锁存的建立时间决定了ROM的数据读取速度。

传统地址译码器的结构图如图2或3所示，图2中，地址位先经过D触发器进行锁存后再通过与非门和非门组合进行译码，图3为地址位先进行预译码后再进行锁存。不管是先锁存地址位后再全译码或是预先译码后再锁存地址位，如图4和图5的时序图可知，地址位皆会产生延迟，延迟时间的长短会严重影响ROM读取数据速度。虽然图3中的电路结构利用了地址位的建立时间提前做好译码，缩短了译码的时间，但电路仍会产生延迟，同时会使触发器数量翻倍，大大增加成本。如果去掉D触发器，不对地址位进行锁存，系统给出的地址位是不停的变化的，将导致地址位在ROM读取数据的时候乱变，增加功耗，严重的会导致数据读取错误。

发明内容

本发明的目的在于，提供一种地址位译码电路、方法、电子设备和存储介质，消除地址译码器译码与锁存产生的延迟，提高ROM读取数据的速度。

本发明提供一种地址位译码电路，包括地址译码器；

基于第一时钟脉冲信号产生第二时钟脉冲信号和一地址保持脉冲控制信号；

所述地址保持脉冲控制信号与所述第二时钟脉冲信号的频率相同，高低电平占空比不同；

所述地址保持脉冲控制信号控制所述地址译码器在地址位建立时间内完成对地址位的译码，并于所述地址保持脉冲控制信号高电平状态的一瞬间时完成对所述地址位的锁存。

进一步的，所述地址译码器包括锁存器和译码器，

当所述地址保持脉冲控制信号处于低电平状态时，控制所述译码器对所述地址位进行译码；当所述地址保持脉冲控制信号处于高电平状态的一瞬间，所述锁存器对所述地址位完成锁存。

进一步的，所述锁存器包括第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管、第一非门、第二非门、第三非门、第四非门和第五非门；

所述地址保持脉冲控制信号接入所述第一PMOS管的栅极，并通过所述第一非门接入所述第二NMOS管的栅极；所述第一PMOS管的源极接参考电压，漏极与所述第二PMOS管的源极相连，所述第二PMOS管与所述第一NMOS管共栅后栅极接入地址位输入信号，所述地址位输入信号通过相连的第二PMOS管的漏极以及第一NMOS管的源极后输出至第二非门，并依次经过第二非门和第三非门后输出地址位；经过第二非门、第三非门和第四非门后输出反相地址位；所述第一NMOS管的漏极与所述第二NMOS管的源极相连，所述第二NMOS管的漏极接地；所述第五非门并联在所述第二非门的两端，所述第五非门的输入端与所述第二非门的输出端相连，所述第五非门的输出端与所述第二非门的输入端相连。

进一步的，所述译码器包括第一与非门、第二与非门、第一或非门和缓冲器；