[发明专利]一种SiC MOSFET及其制作工艺方法有效

专利信息
申请号: 202310836119.1 申请日: 2023-07-10
公开(公告)号: CN116598340B 公开(公告)日: 2023-09-22
发明(设计)人: 罗寅;谭在超;丁国华 申请(专利权)人: 苏州锴威特半导体股份有限公司
主分类号: H01L29/06 分类号: H01L29/06;H01L29/78;H01L21/336
代理公司: 无锡市汇诚永信专利代理事务所(普通合伙) 32260 代理人: 葛莉华
地址: 215600 江苏省苏州市*** 国省代码: 江苏;32
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摘要:
搜索关键词: 一种 sic mosfet 及其 制作 工艺 方法
【权利要求书】:

1.一种SiCMOSFET,其包括自下而上依次分布的漏极金属层(1)、衬底(2)、漂移层(3)、栅极绝缘层(4)、栅极(5)、分布于栅极(5)两侧的源极金属层(6),其特征在于,其还包括P+Ge掺杂区(7)、阱区(8)、源区(9),所述P+Ge掺杂区(7)、阱区(8)、源区(9)位于所述漂移层(3)内,所述阱区(8)位于所述漂移层(3)的两侧顶部区域,所述P+Ge掺杂区(7)、源区(9)位于所述阱区(8)内,且所述P+Ge掺杂区(7)纵向贯穿所述阱区(8)后与所述漂移层(3)接触,并将所述阱区(8)分割为两个区域:条形区(81)、L型区(82),所述源区(9)位于所述L型区(82)的直角内侧,所述P+Ge掺杂区(7)的外侧端与所述条形区(81)的内侧端接触,所述P+Ge掺杂区(7)的内侧端与所述源区(9)外侧端、L型区(82)的底部侧端接触,所述源极金属层(6)位于所述源区(9)、P+Ge掺杂区(7)顶端,并分别与所述源区(9)、P+Ge掺杂区(7)形成欧姆接触,所述P+Ge掺杂区(7)与所述漂移层(3)形成异质结;

所述衬底(2)为SiC衬底,所述P+Ge掺杂区(7)的厚度是所述阱区(8)最薄处厚度的160倍,所述P+Ge掺杂区(7)的掺杂浓度是所述阱区(8)的160分之一。

2.根据权利要求1所述的SiCMOSFET,其特征在于,所述阱区(8)的掺杂浓度为6×1017cm-3~1.2×1018cm-3,所述源区(9)的掺杂浓度为1×1018cm-3~2×1018cm-3

3.根据权利要求1所述的SiCMOSFET,其特征在于,所述漂移层(3)为N+SiC掺杂区,所述P+Ge掺杂区(7)与所述N+SiC掺杂区形成异质结。

4.根据权利要求1所述的SiCMOSFET,其特征在于,所述L型区(82)包括竖向区域、横向区域,所述竖向区域厚度范围为200nm~400nm,所述横向区域的厚度范围为20nm~50nm,所述源区(9)厚度为所述横向区域与所述竖向区域厚度之差。

5.一种SiCMOSFET制作工艺方法,用于制作权利要求1所述的SiCMOSFET,其特征在于,该方法包括:

S1、提供一衬底(2);

S2、在所述衬底(2)的底端沉积漏极金属层(1),在所述衬底(2)的顶端外延生长漂移层(3);

S3、向所述漂移层(3)的两侧顶部注入离子,形成阱区(8);

S4、对所述阱区(8)中部靠近外侧边缘的位置进行蚀刻,形成贯穿阱区(8)的第二通孔,所述第二通孔将所述阱区(8)分割为两个条形区域:第一条形区域(801)、第二条形区域(802),在所述第二通孔内外延生长P+Ge掺杂区(7);

S5、向所述第二条形区域(802)的顶端外侧区域注入离子,形成源区(9);

S6、在所述源区(9)与P+Ge掺杂区(7)的顶端沉积源极金属层(6);

S7、在所述漂移层(3)顶端中部依次沉积栅极绝缘层(4)、栅极(5)。

6.根据权利要求5所述的SiCMOSFET制作工艺方法,其特征在于,步骤S3中,采用光刻工艺和离子注入工艺,形成所述阱区(8),步骤包括:

S31、在所述漂移层(3)顶端覆盖第一阻挡层(101);

S32、对所述第一阻挡层(101)进行蚀刻曝光,形成第一通孔,第一通孔使所述漂移层(3)的两侧顶端暴露;

S33、采用离子注入工艺,通过所述第一通孔向所述漂移层(3)的两侧顶部注入离子,形成所述阱区(8);

S34、将所述第一阻挡层(101)清除。

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