[发明专利]基于FPGA+DSP的近场目标ISAR成像系统及设备

权利要求书

1.一种基于FPGA+DSP的近场目标ISAR成像系统，其特征在于，包括：一片FPGA芯片和两片多核的DSP芯片；

所述FPGA芯片接收来自上位机发送的每个脉冲内的回波数据以及所述回波数据对应的参数信息；根据所述参数信息计算所述回波数据的时域补偿系数和频域补偿系数，并根据所述时域补偿系数以及所述频域补偿系数对所述回波数据进行补偿得到时频域的数据补偿结果；将所述数据补偿结果送至所述两片多核的DSP芯片；其中，每个周期内存在多个脉冲；

所述两片多核的DSP芯片循环交替接收一个周期内的数据补偿结果，并以多核同步并行化处理方式对每个周期内的数据补偿结果进行自聚焦处理得到成像波形数据；将所述成像波形数据发回所述上位机，以使所述上位机进行成像。

2.根据权利要求1所述基于FPGA+DSP的近场目标ISAR成像系统，其特征在于，所述FPGA芯片通过RS422串口接收来自上位机发送的回波数据以及对应的参数信息，并采用直接抽取的方法对所述回波数据进行降采样处理，将每个脉冲对应的降采样结果缓存至自身的异步FIFO中。

3.根据权利要求2所述基于FPGA+DSP的近场目标ISAR成像系统，其特征在于，所述根据所述参数信息计算所述回波数据的时域补偿系数和频域补偿系数包括：所述FPGA芯片，

根据所述参数信息计算所述回波数据的频域补偿系数；

当所述异步FIFO中进入一个脉冲的降采样结果，则根据所述参数信息计算在该脉冲内的回波数据的时域补偿系数，并将所述时域补偿系数以及所述频域补偿系数存入RAM中。

4.根据权利要求3所述基于FPGA+DSP的近场目标ISAR成像系统，其特征在于，所述根据所述时域补偿系数以及所述频域补偿系数对所述回波数据进行补偿得到时频域的数据补偿结果包括：

从所述RAM中读取当前脉冲的时域补偿系数；

将当前脉冲的时域补偿系数与当前脉冲的降采样结果进行复乘，以对所述降采样结果进行时域补偿，再进行FFT计算得到时域补偿结果；

从所述RAM中读取所述频域补偿系数；

将所述频域补偿系数与时域补偿结果进行复乘，得到时频域的数据补偿结果。

5.根据权利要求4所述基于FPGA+DSP的近场目标ISAR成像系统，其特征在于，所述FPGA芯片根据所述回波数据的波形数据长度，对所述降采样结果执行补0或不补0的操作，对补0或不补0的执行结果进行FFT计算得到时域补偿结果。

6.根据权利要求5所述基于FPGA+DSP的近场目标ISAR成像系统，其特征在于，所述两片多核的DSP芯片为8核DSP芯片；

其中，第0个核负责接收所述一个周期内的数据补偿结果，并将所述数据补偿结果搬运至SL2上；通过获取第1个核至第7个核的信号量的方式将信号量的标志位拉低；

其中，信号量的标志位为低表明核处于占有状态。

7.根据权利要求6所述基于FPGA+DSP的近场目标ISAR成像系统，其特征在于，第1个核至第7个核中的每个核，在占用状态下根据自身的核序号以及数据补偿结果的长度确定数据地址，并按照所述数据地址从SL2上读取数据补偿结果中自身所需部分，并对所需部分进行自聚焦处理，之后缓存至缓存空间中。

8.根据权利要求7所述基于FPGA+DSP的近场目标ISAR成像系统，其特征在于，在所述第1个核至所述第7个核均完成一个周期内的自聚焦处理之后，所述第0个核将发送释放命令至所述第1个核至所述第7个核，使所述第1个核至所述第7个核将自身的信号量的标志位拉高；

其中，信号量的标志位为高表明核处于空闲状态。

9.根据权利要求8所述基于FPGA+DSP的近场目标ISAR成像系统，其特征在于，所述第1个核判断所有核是否处于空闲状态，如果是则将数据输出标志位拉高；第0个核检测到数据输出标志位拉高，则从所述缓存空间读取每个核的自聚焦处理结果并进行FFT运算；将FFT运算结果并行输出至所述上位机，以使所述上位机进行成像。

10.一种基于FPGA+DSP的近场目标ISAR成像设备，其特征在于，设置有权利要求1至9任一项所述的基于FPGA+DSP的近场目标ISAR成像系统。