[发明专利]基于FPGA+DSP的近场目标ISAR成像系统及设备

说明书

本发明提供了一种基于FPGA+DSP的近场目标ISAR成像系统及设备，通过FPGA芯片接收每个脉冲内的回波数据以及对应的参数信息；计算回波数据的时域补偿系数和频域补偿系数，并根据时域补偿系数以及频域补偿系数对回波数据进行补偿得到数据补偿结果；通过两片多核的DSP芯片循环交替接收一个周期内的数据补偿结果，并以多核同步并行化处理方式对每个周期内的数据补偿结果进行自聚焦处理得到成像波形数据，最终成像。本发明充分的利用了FPGA并行处理数据的优势及多核DSP的复杂浮点运算及多核并行处理优势，使得成像算法处理任务分配尽可能达到最优。本发明可以减少成像运算量，提高成像效率。

技术领域

本发明属于雷达成像处理技术领域，具体涉及一种基于FPGA+DSP的近场目标ISAR成像系统及设备。

背景技术

雷达目标成像是雷达目标检测的重要过程，在传统的地面雷达ISAR成像中，主要是由距离像包络对齐和自聚焦来实现的。对于高速运动的目标，传统的成像方案会造成目标的多普勒带宽的增大。在实际过程应用中由于作用距离较远，即便对高速目标成像，系统重频也一般在千赫兹以下，一般可以达到实时性要求。

对于高速平台及运动目标速度均很高的情况下，想要通过二维成像对目标达到精确命中，平台需在极短的时间内及时地做出响应，这就意味着对成像系统的实时性提出了更高的要求。但现有的ISAR成像技术在包络对齐及自聚焦处理部分耗时较长，尚不足以满足工程应用中提出的亚毫秒级的高实时性要求，还有较大的提升空间，需思考进一步优化加速算法处理设计。

发明内容

为了解决现有技术中存在的上述问题，本发明提供了一种基于FPGA+DSP的近场目标ISAR成像系统及设备，本发明的技术方案如下：

第一方面，本发明提供了一种基于FPGA+DSP的近场目标ISAR成像系统包括：一片FPGA芯片和两片多核的DSP芯片；

FPGA芯片接收来自上位机发送的每个脉冲内的回波数据以及回波数据对应的参数信息；根据参数信息计算回波数据的时域补偿系数和频域补偿系数，并根据时域补偿系数以及频域补偿系数对回波数据进行补偿得到时频域的数据补偿结果；将数据补偿结果送至两片多核的DSP芯片；其中，每个周期内存在多个脉冲；

两片多核的DSP芯片循环交替接收一个周期内的数据补偿结果，并以多核同步并行化处理方式对每个周期内的数据补偿结果进行自聚焦处理得到成像波形数据；将成像波形数据发回上位机，以使上位机进行成像。

第二方面，本发明提供了一种基于FPGA+DSP的近场目标ISAR成像设备，设置有基于FPGA+DSP的近场目标ISAR成像系统。

本发明至少具备以下一项有益效果：

第一，本发明充分的利用了FPGA并行处理数据的优势及多核DSP的复杂浮点运算及多核并行处理优势，使得成像算法处理任务分配尽可能达到最优。

第二，本发明利用FPGA芯片提前两个脉冲计算时频域补偿系数，大大缩短了FPGA进行浮点数运算时频域补偿系数的时间。此外根据时频域补偿时每个点补偿系数的不相关性的特点，对计算补偿系数的过程进行再进一步并行处理和封装IP的操作，最大限度了利用了FPGA并行处理的优势。

第三，本发明利用两片多核的DSP芯片进行乒乓流水操作，可以大大提高数据处理效率，可减少约一半的目标成像速率。将数据量大的数据补偿结果均交由在DSP芯片中的七个核共同分担并行处理，极大发挥了多核并行处理的优势。此外，每个核对部分数据补偿结果自聚焦过程中，将与阈值比较筛选的过程安排在排序之前，如此可以提前筛除部分特显点，减少排序算法输入的数据规模，从而减少运算量，提高效率，减少耗时。

以下将结合附图及实施例对本发明做进一步详细说明。

附图说明

图1是本发明提供的一种基于FPGA+DSP的近场目标ISAR成像系统的结构示意图；

图2是现场可编程门阵列FPGA算法并行化设计流程示意图；