[发明专利]动态随机存取存贮器单元(dram)和生产方法

说明书

本发明是涉及半导体器件，特别是动态随机存取存贮器。（以下简称dRAM）

大单片dRAM的发展遇了很多问题，这些问题中最重要的一个是：为了在芯片上放置更多的单元，不增加软误差率，缩小DRAM单元的尺寸。大的dRAM是硅基，且每个典型单元都包括单个金属氧化物半导体（MOS）场效应管，它的源极联至贮能电容器，它的漏极联至位线，它的栅极和字线相联;当单元的电容器上存满电荷时，为逻辑“1”，而不存任何电荷时，为逻辑“0”。照惯例，单元电容器是借助于反向层形成的。反向层要薄薄的氧化物层复盖的电极分离开，用耗尽层和衬底分离开。然而，为保持稳定的线路工作，电容器需要足够大，以产生足够的信噪比。这就要为电容器花很大的衬底。此外，这样的MOS电容是有缺点的：在衬底里被α粒子产生充电（5兆电子伏特，α粒子能产生大于危险电子所产生的200×10^-15库伦），从衬底引入的干扰，pn结的泄漏通过全部电容面积。要求单元管子具有低于最低限度的泄漏。在dRAM单元中典型的存贮电荷是250×10^-15库伦（250毫微微库伦）。对于5V电源来说，就要求能存贮50×10^-15法拉（1法拉＝96520库伦）的电容器，电容器的面积大约20平方微米，存贮氧化物厚度为150A（A＝10^-8厘米）。如果采用通二维技术，这就使单元尺寸较小。

解决这些问题的第一个途径发表在JOLLY等人的文章里，题为：重结晶多晶硅的动态RAM单元。（4LEEEELecDevLett8（1983））。

用这样途径形成单元的所有元件，包括两个存取管和电荷存贮电容器，它们都在硅衬底的沉积在氧化物层的重结晶多晶硅束的层内。位线处于重结晶多晶硅层中，当管子接通时引导电荷流入存贮区，该区由重掺杂物组成。重结晶多晶硅的顶部，底部和三侧面被热生长氧化物包围着。因为上下两个地极用电容器绝缘体氧化物同重结晶多晶硅的贮存区分离开，存贮能力大约是具有相同存贮面积的普通电容器的两倍。此外，下层氧化物把存贮区同注入到衬底里的任何电荷相隔绝，这些电荷或者是由周围的线路产生，或者由α粒子产生，或者由其它生成软误差的辐射产生。此外，位线下边厚的氧化物和全部侧壁氧化物隔离减少了位线电容量。可是，即使超过一般设计，加倍电容量也没有足够地收缩被单元电容器所占有的面积。此外，束重结晶作用干扰下面的结构，并且不是简单的，确定的过程。

缩小dRAM尺寸的第二个途径是借助于极板延伸到衬底里去的电容器。此电容器称为波纹电容器，在H·Sunami等人的文章里描述过它。文章名：兆位动态MOS存贮器波纹电容器单元（CCC）。（LEEELEDMTechDigest806（1982））。H·Sunami等人的文章：兆位动态MOS存贮器的波纹电容器，（4LEEEELecDevLett90（1983））。K·Itoh等人的文章：带片电压限制器的一种试验一兆位动态RAM。（1984LEEELSSCCDigestofTechPapers282）。波纹电容器扩展到硅衬底中约2.5微米。加工过程如下述利用化学汽相淀积（CVD）二氧化硅遮膜，采用通常反应性的CCL₄氧体溅蚀方法制成沟、湿浸清除任何干浸损伤和污染。在沟形成后，在沟道壁上形成二氧化硅/氮化硅/二氧化硅三层存贮层。最后，沟用低压化学汽相淀积（LPCVD）多晶硅填满。波纹电容器的使用肯定能产生大于七倍一般单元的电容量，3微米×7微米的单元有60FF存贮电容量。