[其他]用低速器件合成565兆毕特/秒最长线性移位寄存器序列的电路

说明书

本发明属于一种产生高速最长线性移位寄存器序列（简称M序列）的电路，用于高速数字通信系统及其测试仪表。

这里提到的高速数字通信系统是指“国际电报电话咨询委员会”（CCITT）建议的564.932兆毕特/秒（简称565Mb/s）或更高速率的数字通信系统。在565Mb/s速率等级下工作的误码仪、抖动仪等，国内外尚未有。误码仪和抖动仪的发送侧和接收侧都有M系列发生器部分。

在现有的低于565Mb/s的同类测试仪表中（如HP公司的140Mb/s误码发生器3762A），多数情况是采用图1方法产生M序列。设移位寄存器的级数为A，M序列的长度m＝2^A-1。按规定将图1的A个移位寄存器中的某些级的输出端接到模二加电路，模二加电路的输出端接入移位寄存器第一级的输入端，驱动移位寄存器每级触发器的时钟，其速率同产生的M序列的速率相同。若使图1电路能正常稳定工作，从理论上说必须满足下述条件：

触发器从CP端到Q端的时延+模二加电路的时延+触发器CP端的建立时间＜时钟周期，

但在工程实际中，不仅要满足上式，还应有足够富余。

当时钟速率为565兆赫兹（MHZ）时，其周期为1.77毫微秒（ns）。如果仍用图1的方法产生565MHz的M序列，则该移位寄存器的工作速率为565MHz。而要使电路稳定工作，必须要求上述三个时间参数之和小于1.77ns。但由于目前商品化的数字集成电路的D触发器和门电路的性能还不能满足这一条件，所以按图1所构成反馈电路无法产生565Mb/s的M序列。

虽然HP公司3762A误码发生器中已采用由2条支路（即支路数n＝2）合成的M序列发生器，但该电路用于产生565Mb/s的M序列时仍会遇到器件性能不能满足要求的问题。为了用现有商品化的数字集成电路器件构成速率高达565Mb/s（或更高）的M序列发生器，本发明给出了用更多条支路合成的电路。

本发明是这样实现的：

图2是一个能产生速率为565Mb/s的M序列电路。它是由三部分组成。图2中的（1）是速率为565MHz/n的M序列发生器，它同图1电路结构完全一样。n可以取4或取8。然后将（1）电路的一部分输出端接向图2中的（2）。（2）是组合逻辑电路。由（2）输出n条支路M序列。这一部分的工作速率也为565Mb/s/n。最后将（2）输出的n条并行支路接到图2中的（3）。（3）是并串变换电路。经过并串变换后，串行输出565Mb/s序列。由于只有并串变换电路才需要能在565Mb/s速率下工作的少数集成电路，所以当采用图3和图4所建议的电路方案实现图2中的（3）时，就不会存在图1电路所要求的那样严格的稳定工作条件，也就是说对器件时间参数方面的要求比图1低得多，可以用器件来实现。

以下结合附图对本发明作详细描述：

图1是目前低于565Mb/s数字通信仪表中最常用的产生M序列方法的电路原理图。

图2是本发明的原理框图。

图3和图4是图2中（3）的内容，即对并串变换电路原理图的举例。

图中：Q为D触发器的输出端，CP为时钟输入端，代表模二加电路，n为支路数，X为组合逻辑电路输出支路。

在图2中的（1）电路结构和图1完全一致，它是由A个D触发器和一个模二加电路组成，它工作速率为565MHz/n。当n＝4或n＝8时，其速率分别为141MHz或71MHz，它的每一级D触发器的输出端都输出结构一致的M序列。

图2中的（2）是组合逻辑电路，主要是由模二加电路完成的。随着产生M序列的特征多项式的不同，即（1）中的模二加反馈电路接法的不同，随着M序列的长度不同，即A和m的不同，组合逻辑电路就有不同的内容。这些不同内容可参见附表，表中用有下标的X代表每个支路。附表列出了级数A＝10，15，23，25，28，29，31情况下M序列的合成。当A＝23，25，28，29时，可将每个Q后面的序号加上i，例如当A＝23时，i＝1，则可将X1到X8同时修改：

X1＝Q23，X2＝Q19Q18Q11Q10Q2，等等。i可以允许的取值是：当A＝23时，i可以取1，当A＝25时，i可取1或-1，当A＝28时，i可取1或2或3，当A＝29时，i可取1或2或3。

附表所给出的结果是本发明的关键部分，已经通过计算机模拟证明其正确性。