[其他]用于数字信号的延迟电路

说明书

本发明涉及一种用于数字信号的延迟电路，数字信号是借助于由固定频率的取样信号定时的模拟-数字转换器从带限的模拟信号中形成的，而且，该数字信号将在取样信号定时的数字电路系统中，通过选择取样周期的非整数倍而被延迟。以上所述，可参见权利要求1的前序部分。

在固定频率时钟信号控制下处理数字信号的数字电路系统中，该时钟信号与模拟信号中产生数字信号的模拟-数字转换器的时钟信号是相同的，通过取样装置可以实现的可能的最短延迟即为取样周期。在这样一种系统中，如果延迟短于取样周期或由此将产生的非整数倍（例如当内插数字信号时这是必要的），则若在不可能增加时钟信号的频率时，将通过专门用于此目的的延迟电路对数字信号进行必要的延迟以便取得较短延迟使其作为较短取样周期的结果。

因此，如权利要求所述的本发明之目的是要为通过固定频率的时钟信号所控制的一种电路系统提供一种用于数字信号的延迟电路，该电路影响数字信号以致使它们的延迟等于取样周期的可选择非整数倍。此外，延迟电路的幅-频响应和相-频响应都将是最佳的。这两种频率响应的同时最佳化只是在例外的情况下才可实现，但是，根据本发明，对于另一最佳化而言，交替使用两个频率响应中的任一个最佳化已经足以满足本发明之宗旨。

参考附图，将对本发明进行详细解释，其中：

图1是根据本发明的电路之实施方案的框图;

图2是根据本发明的改进电路实施方案的框图;

图3是图2电路的特殊实施方案的框图。

借助于由固定频率的取样信号所定时的模拟-数字转换器（图中未示出）而从带限的模拟信号中形成的数字信号ds被加到第一延迟元件V₁，该延迟元件提供一等于取样周期的延迟V。如此被延迟的数字信号被送入第一乘法器m1，该乘法器位于第一延迟元件V₁之后并馈入取样周期的小于1的部分-b的数值;通过该部分b，也将延迟数字信号ds。

第一延迟元件V₁和第一乘法器m1形成了第一并联支路。第二并联支路包括第二乘法器m2，其中输入有因子1-b以及数字信号ds。第一和第二乘法器m1、m2的输出分别与第一加法器a1的第一和第二输入端相连，该加法器的输出加到数字峰值滤波器P^f的输入端。经过延迟的信号ds′出现在峰值滤波器P^f的输出端，在频率范围上升到取样频率一半时，该滤波器尽可能精确的为由两并联支路和第一加法器所形成的支路的幅-频响应进行补偿。该支路的幅-频响应在取样频率的一半之处为零。

图1的延迟电路对于非整数倍的小于1的部分-b的不同数值有不同的相-频响应。这在某些应用中是不希望的。

因此，图2的框图示出了改进后的延迟电路的实施方案。与图1相同部分中的b＝0.5，而且第三乘法m3位于峰值滤波器P^f之后，对它来说，取样周期的可选择部分（该部分现在指定为d）作为它的第2个输入信号。与图2电路设置的并联支路有关的是另一并联支路，正如从整体设置的输入中所看到的一样，该并联支路包括提供延迟V′的第二延迟元件V₂（其中的延迟V′等于取样周期的整数倍，在d＝0.5的条件下，该取样周期是图1延迟电路总延迟的下一个较小的取样周期，或下一个较大的取样周期。以及第四乘法器m4，它的一个输入与第二延迟元件V₂的输出相连而另一输入端输入因子1-d。第三和第四乘法器m3和m4的输出分别连至第二加法器a₂的第一和第二输入端，该加法器产生延迟的数字信号ds′。倘若必要，可在第二加法器后面再加一峰值滤波器。

图3表明了作为简单峰值滤波器使用的图2装置的一个特殊实施方案，而该简单峰值滤波器的传输函数如下所示：

H（Z）＝f+（1-2f）Z^-1+fZ^-2