[其他]双极晶体管

说明书

本发明的双极晶体管具有以下构成：Ｐ型半导体衬底、在衬底的表面层部分区域上形成的Ｎ⁺型内埋层、覆盖衬底的整个表面并埋置内埋层的Ｎ型外延层、包围内埋层并从外延层的表面贯通至衬底的Ｐ⁺型隔离区、被隔离区包围而分隔成岛状的外延层所构成的Ｎ型集电区、在集电区的表面层部分区域上形成的Ｐ型基区、在基区的表面层部分区域上形成的Ｎ⁺型发身区和在除基区以外的整个集电区表菌层上形成的Ｎ⁺区域。

本发明涉及有关使用低电压的半导体集成电路中的双极晶体管，特别是有关缩小这种晶体管的体积和防止寄生晶体管效应的问题。

作为背景技术一例，日本专利公开公报《照59-189665》发表的内容就是以往半导体集成电路中的双极晶体管。

参见图1，它表示了这种以往晶体管的纵向剖面结构。在P型半导体衬底1的表面层部分区域上形成N⁺型内埋层2，在埋置该内埋层2的同时，在半导体衬底1的整个表面上覆盖形成N型外延层3。在包围该内埋层的同时，设置从外延层3的表面贯通至半导体衬底1的P⁺型隔离区4。就在由隔离区4分隔成岛状的集电区5内形成晶体管。在集电区5内的表面层部分区域上形成P型基区6，在该基区6内的表面层部分区域上形成N⁺型发射区7。使用如氧化膜那样的绝缘膜覆盖外延层3的表面，通过这个绝缘膜9上所开的电极孔，使集电极10基极11和发射极12分别与N⁺型集电极接点区8、基区6和发射区7作电阻接触。于是，便在岛区5内构成NPN型晶体管。

在集成电路中的这种晶体管，为获得约40V的耐压（VcBo，Vc-suB），必须使基区6和隔离区4的间隔距离A在10μm以上。为了缩小这个距离A，曾考虑用减小外延层5（3）的电阻率ρ（提高杂质浓度）的方案。即，通过抑制基极-集电极结和集电极-隔离结上产生的耗尽层扩散，就可以缩小距离A，从而就能缩小岛区5的布线图案尺寸，在这种情况下，同耗尽层宽度成正比的晶体管耐压降低了，但是对于使用低电压的集成电路来说，因不需要高的耐压，因此不成问题。

可是，当外延层5的电阻率ρ过分减小时，会产生晶体管放大率h_FE特性不一致的缺点。而且，由于基区6、集电区5同衬底1或者隔离区4形成PNP结，因此存在易产生寄生晶体管效应的缺点。

本发明的主要目的是：在不影响放大率h_FE的情况下，提供一种既能维持必要且足够的耐压，又能以最小布线图案尺寸构成并使用低电压的集成电路中的双极晶体管。

本发明的双极晶体管，具有以下构成：第1导电型半导体衬底、在半导体衬底的表面层部分区域上形成的第2导电型高浓度内埋层、覆盖衬底整个表面并埋置内埋层的第2导电型外延层、包围内埋层并从外延层表面贯通至半导体衬底的第1导电型高浓度隔离区、被隔离区包围而分隔成岛状的外延层所构成的第2导电型集电区、在集电区的表面层部分区域上形成的第1导电型基区、在基区的表面层部分区域上形成的第2号电型高浓度发射区和在除基区以外的集电区的表面上形成的第2导电型高浓度的第1区域，通过这些构成，能缩小基区与隔离区的间隔距离。

图1表示集成电路中以往双极晶体管的纵向剖面图。

图2表示本发明的使用低电压的集成电路中的双极晶体管的纵向剖面图。

图3是图1的部分放大图，用于说明本发明有助于晶体管小型化的作用。

图4表示本发明的另一个实施例的晶体管结构的部分剖面图。

图5表示本发明的又一个实施例的晶体管结构的部分剖面图。

图6是图5所示晶体管的俯视图。