[其他]减少双极器件的管道漏电和表面漏电的方法

说明书

本发明与半导体器件的制造方法有关。

本发明作出之前，用常规半导体工艺制造半导体双极器件，由于硅单晶中的杂质和缺陷往往引起管道漏电和表面漏电，从而严重影响器件的性能，降低了成品率。一般用来制造集成电路或半导体器件的硅单晶片的厚度约300-400μm，而实际器件所在的区域，即有源区却只深入晶片正面10μm左右的深度，所以，为了把晶片中的有害杂质吸向晶片背面，使之离开有源区，可以在制备器件之前或工艺过程中用离子注入吸杂技术将高能粒子轰击晶片背面，造成严重损伤层，然后进行适当方式的退火，以此达到减少P-n结漏电的目的。

美国专利4069068，则把吸杂技术从晶片背面转移到晶片正面，在完成基区扩散后淀积一层SiO₂层和一层Si₃N₄层，刻去发射区接触窗口和基区接触窗口的Si₃N₄层后，从窗口处注入非掺杂剂如氩离子，在基区表面附近和发射区表面附近形成吸杂缺陷，并且发射区内的吸杂缺陷转变为电无害的小位错环。采用这种方法制造双极器件能在一定程度上减少管道数量，达到减少管道漏电的目的。但是，由于将吸杂缺陷引进了发射区的整个表面附近，有相当数量的吸杂缺陷靠近eb结，反而增大了eb结的表面漏电，从而严重影响器件的性能，降低了成品率。而且，该方法采用了高温沉积Sio₂层和Si₃N₄层的工艺，使整个制造工艺复杂化。

本发明的目的是克服上述缺点，提供一种简便易行的减少半导体双极器件的管道漏电和表面漏电的方法。

本发明的要点是利用离子注入吸杂技术在双极器件的基区表面附近的局部区域内和发射区表面附近的局部区域内形成远离eb结的吸杂缺陷从而减少管道漏电和表面漏电的方法。

现在结合附图对本发明进行详细说明。

附图1、附图2、附图3和附图4是按照本发明所提供的方法制备半导体双极器件的工艺流程示意图。

附图1表明，先在n⁺型衬底1上形成的N型外延层（即收集区）2上，经一次氧化形成一层Sio₂层4，刻出基区窗口后进行基区扩散形成基区3，然后在基区扩散中形成的Sio₂层5上刻出小基区窗口7（即在基区的局部区域刻出的窗口），刻出的小基区窗口7处要保留一薄层SiO₂层，其余部位保留光刻胶6。

附图2和附图3表明，经高能粒子如氩离子注入8，在基区3表面附近的局部区域内及基区3内随后要成为发射区11的区域表面附近的局部区域内形成吸杂缺陷9，除去光刻胶6，经氧化形成Sio₂层10并刻出发射区窗口后，引入相应的杂质经扩散形成发射区11。

附图4表明，在发射区扩散中形成的Sio₂层12上刻出引线孔，经蒸A1形成发射极13和基极14。

从附图3可以明显看出，高能粒子如氩离子注入8所形成的吸杂缺陷9既处于基区3和发射区11的表面附近，又远离eb结15，这不仅切断了eb结漏电通道，而且阻止了c-e间管道的形成。

应用了本发明提供的方法的实施例表明，双极器件中50%以上的器件的漏电流小于1×10^-4μA，采用常规半导体工艺制造的半导体双极器件中33%的器件的漏电流在4～5×10^-4μA，漏电流在1×10^-4μA的只占2～3%。这充分说明采用本发明所提供的方法制造半导体双极器件能有效地减少表面漏电流和管道漏电流，从而改善器件的性能，提高成品率。这是本发明的第一个优点。本发明的第二个优点是，工艺简便，省去了美国的专利4069068的高温沉积SiO₂和Ni₃H₄的工艺。有利于降低成本。因而，本发明所提供的方法优于已为人知的半导体双极器件的制造方法。