[发明专利]“晶体管-晶体管逻辑到互补型金属-氧化物-半导体”的输入缓冲器

说明书

本发明涉及一种用于防止电流流过的“TTL（晶体管-晶体管逻辑）到CMOS”（互补型金属-氧化物-半导体）的输入缓冲器。

对于很多应用来说，人们希望提供一种电路，该电路能实现晶体管-晶体管逻辑（TTL）的电平和互补型金属氧化物半导体（CMOS）的逻辑电平间的接口。具体地说，TTL逻辑电平标称值是+2.4V为逻辑“1”，0.4V为逻辑“0”，而相应的CMOS电平标称值是+5.0V和0.0V。这种普通的接口电路-在技术上也称之为“输入缓冲电路”-包括一个p沟道MOS（金属-氧化物-半导体）晶体管和一个n沟道MOS晶体管，它们串联在正电源VDD（通常为5V）和地之间。这两个器件的栅极连在一起，对TTL的输入信号起作用。这两个晶体管的漏极也连在一起，提供CMOS输出信号。在理想情况下，这对晶体管中的一个总是“截止”的，防止任何电流从VDD经过这对晶体管流到地。但是，实际上并非是如此，具体地说，TTL输入电平2.4V为逻辑“1”，而当逻辑“0”的输入电平稍大于0.4V，例如为0.8V时，就会出问题。此时两个晶体管可能都“导通”，电流将经过这对晶体管流到地。

第4，471，242号美国专利中提出了一种解决方法。按照这种方法，由于引入一个与TTL输入信号逻辑“1”的最低电平相匹配的基准电压，因此抵消了流过器件的电流。此基准电压作为p沟道晶体管电源电压加压在VDD处，于是当其栅极电压处于TTL输入信号逻辑“1”的最低电平时，阻止了p沟道晶体管转为“导通”。但是，这种方法有一个问题，那就是由于减小了p沟道晶体管电源电压，而使缓冲器电路的工作范围受到了限制。由于降低了使晶体管工作的所需电压，从而该器件的工作速度就会减慢。这在很多应用情况中都是不能容许的。

另一种解决方法是可以改变p沟道和n沟道晶体管的实际尺寸，来阻止静态电流的流通。然而，这种解决方法是不切实际的，因为这需要附加屏蔽层，这又要增加处理的时间。另外，用这种方法精确地控制器件尺寸以使器件给出一致的所需门限电压是很困难的。

因此，在先有技术中遗留下的问题是：需要一种无静态电流流过的、不需附加处理过程的、能在整个0-5V的CMOS电源电平工作的“TTL到CMOS”的输入缓冲器。

这里提出一种“TTL到CMOS”的输入缓冲器，它采用了一个突变检测器和一对附加的MOS器件以便在TTL输入信号的逻辑“1”比较低电平时，阻止静态电流流过。

图1示出一种先有技术、简单的CMOS变换器，它可以用来将TTL逻辑电平的输入信号转变为CMOS逻辑电平的输出信号;

图2是图1所示器件的电压传输函数以及静态电流图;

图3示出一种按照本发明，无静态电流流过的典型的“TTL到CMOS”的输入缓冲器。

图1示出了一种先有技术的CMOS输入缓冲器10。输入缓冲器10包括一个p沟道MOS晶体管12和一个n沟道MOS晶体管14，它们串接在正电源（用VDD表示）和负电源（通常是地）之间。晶体管12和14的栅极连接在一起，接收输入信号V_in，即TTL逻辑输入信号。同样，晶体管12和14的漏极也连接在一起，给出CMOS逻辑输出信号，此处用V_out表示。如图1所示，TTL逻辑“0”到逻辑“1”的突变涉及到电压从0.4V左右到2.4V左右的突变。在工作中，当输入信号是逻辑“0”时，p沟道晶体管12“导通”，而n沟道晶体管14“截止”。因此，结点0处的电压接近为正电源电压VDD，这里VDD是典型电压5V。当TTL输入信号是逻辑“1”时，晶体管12不“导通”，晶体管14“导通”，结点0的电压将降至接近0V（或地电位）。图2的实线示出了图1所示电路的传输函数曲线（V_out与V_in的函数关系）。当V_in等于0V时，V_out处于其最高电平VDD（5V）。当V_in接近1.6V时，两晶体管12和14都“导通”，V_out从VDD变为地电位。参照图2可以看出，这种转变并非是瞬间的，存在一个预定的电压区间，在此区间内V_in给两晶体管提供足够的栅极电压，以便超过它们各自的门限电压。在这样的区间内，静态电流i_d（虚线曲线）从VDD经过晶体管12和14流到地。如上所述，在很多应用中必需减小甚至最好消除这个电流。为此，必须确保组成CMOS变换器的两个晶体管不会在同一时间内导通。