[其他]固定系数串行乘法及其数字电路

说明书

本发明涉及固定系数串行乘法及其电路的方法，特别（但并非唯一）涉及除三的二进制处理电路。

在数字信号处理系统（DSP）中利用的一种通用标准部件是乘法器，就是一个二进制数据字乘以另一个二进制数据字或固定系数的数字电路。

特别重要的是专门设计的乘以固定系数 1/3 的数字电路，这些电路应用的可能范围包括：

（1）需要使用系数为 1/3 的数字滤波器;

（2）从以2为基数（二进制）的数字表示法变换成以3为基数（三进制）数字表示法的系统。

在先有技术中，通常实际用的是包括许多二进制全加器的阵列，以实现系数的乘法。概括地回顾这一技术，请读者参考论文“数字信号处理的理论和应用”，L.R.拉宾纳（Rabiner）和B·戈尔德（Gold），Prentice-Hall出版，1975年，514～524页。作为这种技术的典型，在N位数据字的处理中，对固定系数并行乘法，使用一个（N/2）（N-1）的加法器阵列，对固定系数串行乘法，则使用一个N/2加法器和N位锁存器阵列。在大规模集成电路（LSI）的设计中，这种加法器占据了芯片的基本空间，而且需要这样多的加法器显然也是个缺点。

本发明打算作为先有技术的一种简单替换物。在本发明的基本实现过程中，仅需要一个全加器。

根据本发明的一个方面，提供一种固定系数串行乘法，其中，把第一个已作数字编码的字的各位（即被乘数），顺序地加到全加器的一个输入端，产生顺序位的输出信号，将此输出信号逐位地延时周期间隔的整数倍，倒相后，加到全加器的另一个输入端，这样，在全加器的输出端，产生第二个已数字编码的字即乘法积项。

在上述方法中，固定系数取决于每位输出信号所延时的周期间隔数。因此，如引入一个周期间隔延时，就能得到固定系数“三分之一”（即除三）的乘法。按照相同方法，固定系数1/2（n+1）对应于延时n个周期间隔。当被乘数和乘法器系数是整数关系时，所产生的乘积项是数字编码的整数。当这两项不是那种关系时，所产生的字是数字编码的组合，包括有限字长的整数部分和无限字长的非整数部分（相似于循环小数）之和。所以，在上述给出的示例，除三的乘法其乘积项包括整数部分和双值部分。虽然能够根据需要来处理这样的合成乘积项，以提供舍位或舍入，但是，优选的方法是修改被乘数，使之给出简单的整数结果。

由此，根据本发明的另一方面，提供了固定系数串行乘法的一种优选方法。其中，按照上述方法，首先处理被乘数，以便决定一个依赖于被乘数校正项的值。按此决定，把被乘数校正并加到全加器上，以便在加法器的输出端，产生整数字乘积。

虽然上述优选方法可以在被乘数用于加法器之前，通过校正以修改被乘数而实现，但是，把被乘数和校正项加到加法器各个分别的输入端，借以同时完成被乘数的校正和系数的乘法，这是既方便又优越的。

优选的方法可以这样来完成，即利用全加器和反馈网络来产生所需要的校正项，并通过利用全加器和反馈网络来完成被乘数的校正和系数的乘法。为了处理被乘数，更为方便的是在两个相继的步骤中，利用一个共用的全加器和反馈网络来完成此方法中校正项的产生、校正-乘法各步骤。

根据本发明的又一方面，提供数字电路来完成固定系数的串行乘法，该电路包括：一个全加器;连接到加法器输出及其一个输入之间的延时和倒相反馈网络;连接到加法器和网络上，用来控制该加法器和网络的串行运算的第一控制装置。

在上述电路中，全加器包括一个进位位锁存器，反馈网络包括一个或多个延时位存储单元。由这种电路运算所产生的乘积项不仅依赖于被乘数的值，还依赖于锁存器和（一个或多个）延时位存储单元的起始状态。从下面可以看出，后一种依赖性可以用来提供中间被乘数的校正，以抑制不完全小数乘积项的产生。在上述电路的改进形式中，为了决定锁存器和（一个或多个）存储单元的起始状态，并进行所需要的被乘数的校正，提供了对被乘数敏感的控制装置。

象下面更详细讨论的那样，所提供的除三数字电路包括：一个包括进位位锁存器的全加器;连接到加法器输出及其第一输入端之间的反馈网络，该反馈网络包括一个单位周期延时的存储单元和一个倒相器;连接到加法器第二输入端的被乘数转发器（例如，移位寄存器）;在转发器和加法器之间所插入的异或门;用以控制转发器、门、锁存器和存储单元的控制逻辑装置。

上面所公开的除三电路适于处理正、负（2的补码）奇数字长的二进制编码的被乘数。这种电路的第一次运算在进位锁存器和延时存储单元中形成溢出存储。在第二次运算起始时，它们处于提供被乘数校正所需要的状态。