[其他]单元阵列处理机的地址产生

权利要求书

1、在一个包含一个排列在M列×N行矩阵中的多重处理单元的处理机阵列中，所述单元在所述行和列与相邻单元相联接，特征在于在所述阵列的每一行中的改进包括：

一个地址处理机在所述行上联接于至少一个处理单元，一个存储器联接于所述地址处理器，在所述地址处理机附近的所述处理单元能与所述处理单元和所述存储器通讯。

2、根据权利要求1的处理机阵列，其特征在于所述地址处理机与所述存储器通讯以向所述存储器发送一个地址，使所述存储器向所述处理单元输送数据。

3、根据权利要求1的处理机阵列，其特征在于进一步包括与所述处理单元相联系的向所述地址处理机和所述存储器输送状态信号表明所述处理机动作的装置。

4、根据权利要求1的处理机阵列，其特征在于所述处理单元能够运行给定数目的位，所述地址发生器能够处理相同数目的位。

5、根据权利要求4的处理机阵列，其特征在于所述给定数目的位是16。

6、根据权利要求1的处理机阵列，其特征在于能执行并行树算法。

7、在一个包括排列在M到×N行矩阵中的并行处理单元的处理机阵列中，所述单元在所述行和列上与相邻单元相联接，其特征在于每个所述行进一步包括：

一个具有串行数据输入线和一个输出数据线的地址处理机，

一个具有与所述地址处理机的所述输出数据线相联接的地址输入和具有与所述处理单元的输出数据线相联接的输出数据线的存储器。

一个第一缓冲器，其具有一个与所述地址处理机的所述输出数据联接的输入和具有一个与所述处理单元的所述输出数据线相联接的输出。

一个第二缓冲器，其具有一个与所述存储器的所述输出数据线相联的输入和具有一个与所述存储器的所述地址输出线相联的输出。

写启动逻辑装置具有一个与所述处理单元的状态输出联接的输入和具有一个与所述处理单元的输出联接的输出，用来控制所述处理单元，所述地址处理机和所述存储器之间数据的输送，以允许在数据处理模式过程中的所述单元的运行。

8、根据权利要求7的处理机阵列，其特征在于所述处理单元为具有串行输入数据端的数据处理机。

9、根据权利要求7的处理机阵列，其特征在于进一步包括一个与所述处理单元联接的用来连接所述阵列中其它单元的第一数据总线，和一个与所述地址处理机联接的用来连接所述阵列中其它地址处理机的第二数据总线。

10、根据权利要求7的处理机阵列，其特征在于所述写启动逻辑装置包括一个具有与所述处理单元的状态输出数据线联接的输入数据线的第一寄存器，可编程序逻辑阵列的输出数据线，与移位寄存器的移位输入联接的所述逻辑阵列的输出，该移位寄存器具有与一个门相联接的输出，所述门以它与所述处理单元、所述地址处理机和所述存储器相联的输出产生一个写入启动信号。

11、根据权利要求9的处理机阵列，其特征在于进一步包括一个向所述阵列输送指令数据和有与所述第一和第二数据总线相联接的输出的控制器。

12、根据权利要求11的处理机阵列，其特征在于所述控制器进一步包括一个与所述控制器联接的用于储存指令数据的程序存储器。

13、根据权利要求12的处理机阵列，其特征在于所述控制器包括取指令逻辑装置，该装置具有与所述程序存储器和所述第一和第二数据总线联接的输入，包括一个产生地址的程序计数器，从所述程序存储器中取出指令，所述取指令逻辑装置的输出与具有与所述存储器联接的输出的微程序列发生器的数据输入相联接，所述存储器的输出与具有与所述微程序序列发生器的指令输入联接的输出的寄存器的输入相联接。

14、根据权利要求13的处理机阵列，其特征在于所述存储器是只读存储器（ROM）。

15、根据权利要求7的处理机阵列，其特征在于所述存储器为随机存取存储器（RAM）。

16、根据权利要求15的处理机阵列，其特征在于所述寄存器输出是与所述处理单元，所述地址发生器和所述存储器相联接。

17、根据权利要求7的处理机阵列，其特征在于所述处理单元和所述地址处理机均提供相同数目的位。

18、根据权利要求7的处理机阵列，其特征在于所述处理单元的所述状态输出包括进位、负值、零和溢出引线。