[其他]单元阵列处理机的地址产生

说明书

单元阵列处理机已为人们所熟悉，它包括比较简单的处理机或单元的阵列，其中每个单元能在垂直和水平方向访问它的相邻单元。这种处理机被排列在M列和N行中，每个单元均与一个行和列相联系并在垂直和水平方向上与它的相邻单元联接。

单元阵列处理机处理并行数据流，同时获得大的吞吐量。当一常规单处理机在某一时刻以顺序方式处理一个数据项时，单元阵列处理机却能同时对许多数据目标进行处理。这样，对于任何单一指令，数据目标必须是同种类型的，因此，提供相同的顺序指令流用于同时处理这些数据目标才有意义。这种特殊类型的处理机称为单指令多数据处理机（SIMD）。

一台单元阵列处理机可由单位或多位计算机的一个矩形阵列组成，其可由大规模集成电路（LSI）来实现。例如每个单位均可有一个在处理机芯片的内部或外部的存储器，其可包括很大的存储量，例如从2k到64k位。这些单元同时执行相同的指令，各自处理自己的数据。这些单元能在所有四个方向上与它们的相邻单元或外部数据输入输出寄存器相互通讯。因此该阵列能被应用到那些需要非常复杂的数学处理来解决的问题，例如矩阵列运算、向量计算、图像处理、模式识别、以及许多其它用途。

无论如何，已有许多广为人知的单指令多数据并行处理机的已有技术的例子，例如古德依尔（Goodyear）的巨型并行处理机（MPP），英国国际计算机有限公司的分布式阵列处理机（ICL    DAP），以及全国现金出纳机公司（NCR）的GAPP芯片和日本电报电话公司的关联阵列处理机（NTT    AAP）芯片。宝来伊利阿克VI（Burroughs    ILL    IAC    IV）计算机不同于上面提到的机器，它对8-位，32-位，或64-位字并行操作，其64个处理机单元的每一个具有一个变址寄存器和一个地址加法器，可变换称作存储服务部件（Memory    Service    Unit）的中央控制器所发出的地址。它不提供本文描述的同时的独立地址和数据计算，也不提供如本文描述的对存储器的独立的，与数据相关的写入启动。

重要的是，一台单指令多数据并行处理机也是由排列在一个长方矩阵中的处理单元阵列组成的，该阵列被一个与程序存储器联接的控制器控制，该控制器用于指令译码器并使处理机按要求运行。处理机整个并行部分的存储器地址选择通过由控制器引出的一个阵列地址发生器来实现以向存储器提供一个地址。

注意这一点很重要：单元阵列处理机一般以单位串行方式运行，即，一位接着一位处理。就这一点而论，向各个处理机提供1-位存储器的分别寻址是不经济的。本文描述的处理机是以字并行为基础的处理，例如：16-位字，从而分别寻址不但经济上可行，而且简化了机器的程序设计模式和增大了机器所适合的应用范围。

因此，那些通过横向表征码和垂向表征码或内部表征码装置工作的单元均将是现役的单元。按照这种结构，存在一个单地址发生器，它的输出被所有与处理机阵列相联系的存储器利用。举一个特别的例子，让我们假定处理机阵列是由十六个16-位处理机构成的，每个处理机后面有N字的存储器。地址发生器产生一个单地址可被所有十六个存储器用来取或存一个操作数。

此外，所有存储器不论读（READ）操作或写（WRITE）操作是否被执行均会运行。并行处理机的结构特别适合处理机阵列的字长与所需的地址的字长没有特别关系的场合。可以再设想处理机阵列由排列在16行×16列构形中的256个单位处理机组成，此情况中，可设想从存储器，更确切些，从一字集中取出一个位平面。

在此情况中，当一些处理机为非现役时，避免写入一个不该被写入存储单元的唯一办法是执行一个读出-破坏-写入（READ-MODIFY-WRITE）操作。因此，所有存储单元被读并当那些非现役的处理机的数据是被写的时候，与被读的完全相同的数据被送回到那些存储单元，同时对于现役的处理机，新的数据被送回来替代旧的。

执行或完成一读出-破坏-写入操作要用二个循环，每当想要实现一单写循时总是因此使处理机减慢。这是单元阵列处理机的一个典型问题。

另一个困难是当地址发生器或从地址发生器一直到存储器的地址总线失效时导致整个处理机的失效。因此，一个单点失效会造成整个机器的失效。此外，如果处理机特别大，来自遍及整个机器的单地址发生器的地址分布会耗费大量时间，不得不靠增加电路设计的复杂性来减小对速度的影响或简单地让机器减慢速度。