[其他]具有内部单元控制和处理的阵列结构

权利要求书

1、一种处理机阵列，包括典型地排列在有M列N行阵列中的多重的处理机单元，所述处理单元各自在横向和垂向与相邻单元联结以形成所述阵列，所述阵列与向所述阵列提供指令的控制器联在一起并与储存数据和指令的程序存储器相联系，所述控制器典型地进一步与一地址发生器联在一起以访问所述阵列中的单元，同时设备的改进使得所述阵列中的每个单元根据由所述单元处理的数据和指令显现出操作状态或闲置状态，包括：

具有从所述控制器接收数据的多重输入和输出口的数学逻辑装置，逻辑装置包括一个控制寄存器，该控制寄存器与所述输出口联接并用来接收来自所述显示所述操作条件的给定位状态的控制器的预定指令，即，如果给定位状态不被检测，所述单元不被变成闲置，包括在所述逻辑装置中的装置能有效地用来测定显示关于所述单元的所述运行状态的上述给定位状态。

2、根据权利要求1的处理机阵列，其进一步特征在于所述处理机阵列被排列成一单指令多数据阵列。

3、根据权利要求1的处理机阵列，其进一步特征在于所述数学逻辑装置包括一个多端口随机存取存储器，该多端口随机存取存储器具有多重输入口，每个口用于接收来自所述控制器的控制信号使数据能够被读入或写入所述随机存取存储器，所述随机存取存储器有多重输出与数学逻辑单元（ALU）的联合输入相联结，所述数学逻辑单元的一个输入与所述逻辑装置联结。

4、根据权利要求3的处理机阵列，其进一步特征包括一与所述数学逻辑单元的所述输出相连系的和当所述单元是处在所述操作状态时能寄存通过所述单元完成的计算结果的状态寄存器。

5、根据权利要求4的处理机阵列，其进一步特征在于所述逻辑装置进一步包括一个用来翻译所述状态寄存器状态的可编程序逻辑阵列，该挑选出来的状态是由具有与所述控制寄存器相联结的输出的控制器选择的。

6、根据权利要求5的处理机阵列，其中所述控制寄存器具有一个被标定为POP（退栈）输入的并与所述控制器联结的第一输入用来使所述寄存器向右移位使被接收的二进制1进入所述控制寄存器，并进一步具有一个被标定为PUSH（进栈）输入的第二输入使所述控制寄存器能够将数据左移位以接收一测试条件位。

7、根据权利要求6的处理机阵列，其中所述控制寄存器是一个定时的左移位、右移位、并行进/并行出移位寄存器用来向右移位以打开所述POP（退栈）输入和向左移位以打开所述PUSH（进栈）输入。

8、根据权利要求7的处理机阵列，其中所述控制寄存器进一步具有一个用于向左移位以从所述控制器接收数据的标定为左串行输入的第三输入和用于向右移位以从所述控制器接收数据的标定为右串行输入的第四输入。

9、根据权利要求8的处理机阵列，其中所述控制寄存器进一步包括一个用以恢复所述控制器控制的所述寄存器状态的被标定为LOAD（输入）的并行输入。

10、根据权利要求9的处理机阵列，其中所述控制器进一步包括用来计算被推入（PUSHED）所述控制寄存器的位的数目以确定所述数目的位是否能被所述寄存器收纳。

11、根据权利要求1的处理机阵列，其中所述阵列存储器已储存在表示出在所述阵列中的处理机单元方阵数目的多重表征码中，所述控制器作用于通过向所述地址发生器输送一个地址来选择所述表征码中任何期望的一个，表示出存入的各个所述单元其中数据按所选择的显示出所述表征码。

12、根据权利要求11的处理机阵列，其中所述表征码包括第一多重表征码，在所述阵列中显示垂向列数M，和第二多重表征码在所述阵列中显示横向行数N。

13、根据权利要求12的处理机阵列，其中所述程序控制存储器包括一多重的随机存取存储器（RAMS），与所述控制器成为程序顺序发生器。