[其他]一种多晶硅自对准双极器件及其制造工艺

说明书

本申请案是1986年1月30日提交的申请流水号为824，388的申请案的部分延续。

本发明涉及一种在超大规模集成电路（VLSI）技术中制造密集型的高速双极器件的方法。

半导体工业已寻求一些制造方法来提高双极器件的开关速率和缩减双极器件的尺寸。为此目的而开发出的一种技术是一种多晶硅自对准器件。在1978年，日本的日本电气公司创制了一种自对准双极器件，它利用局部氧化物分离的方法来分离基极区和N发射极，由奥卡达（K·okada）在电气电子工程师学会固态电路杂志第SC-13卷，第5期，第693-698页上发表。氧化物隔离也用于使发射极和集电极分离。由于该氧化物尺寸的限制，okada器件并不能借助于本身来显著地缩减尺寸。

正如沃拉（M·Vora）在1983年12月6日批准的美国专利第4148468号中所描述的仙童摄象机和仪器公司应用了多晶硅对准器件的基本思想，只是它最初淀积N⁺多晶硅，然后生长一薄的隔离氧化层，此后再淀积P⁺。在生长隔离氧化层的过程中，基极被氧化，造成控制基极轮廓困难。进一步作高温氧化以激励杂质并在P⁺多晶硅上生长氧化物。因为氧化作用是在1000℃进行的。使用沃拉方法保持基极断面浅是困难的。而且，P⁺的氧化导致硼从多晶硅中分离出来进入氧化物中，因而造成多晶硅表面硼浓度的降低。正如奥卡达的方法一样，沃拉通过隔离氧化物使集电极和发射极分开。

1984年11月13日批准给罗奇（M Roche）的美国专利4481706号描述了一种多晶硅自对准器件，其中，隔离氧化物是淀积而不是生长的。然而，发射极是通过在多晶硅淀积之前先注入并然后扩散发射极而形成的。这样一种操作方法要使得结做得非常浅是困难的。此外，由于为满足P⁺接触区所要求的横向扩散，罗奇的基极要求充分的退火。另外，在隔离膜层里使用了氮化层，因而使工艺过程变复杂化。

2月14日批准给巴森（Barson）等人的美国专利4431460号按照罗奇方法而在隔离膜层中省略氮化物，然而，侧面使用同样的氧化膜层作为P多晶硅端（Cap）以及作为隔离层。使用相同形状的膜层使其最佳地减小基极电阻、发射极-基极电容及同时保持足够高的发射极-基极击穿电压变得极其困难。

西门子公司（Siemens AG）发表了一篇由怀德（A·Wieder）所著的题为“自对准双极工艺-甚高速数字集成电路的新希望”的文章，刊登在西门子调研报告1984年第13卷第246-252页。它看来似乎使用同样的膜层作为P⁺多晶硅端及隔离插入物（Spacer Plug）。因而，后一种器件就存在与美国专利4431460号所讨论的相同的缺点。

于是，本发明的一个目的在于提供一种改进的双极半导体器件。本发明的进一步目的是提供一种高速度和小尺度的改进型双极器件。本发明还有另一个目的就是提供一种对于基极间隔来说具有一相当小的发射极的双极半导体器件。

按照本发明，提供了一个在半导体基片表面生成的双极晶体管，该半导体基片包括在所述半导体的部分发射极-基极区域里生成的第一种导电型的含杂质（extrinsic）基极。在含杂质基极上面生成一导电基极接触层，而在含杂质基极侧壁上生成一不导电的隔离层。在发射极-基极区里无杂质（intrinsic）基极是与含杂质基极并置的。在无杂质基极内形成一第二种导电型的发射极，该无杂质基极具有一个与隔离层的外缘对准的发射极边缘。

晶体管最好是包括第二个导电型的-埋置的集电极，在表面上的限定发射极-基极区的局部氧化物隔离带和一个邻近发射极-基极区的分离的集电极接触面以及一个将晶体管与在半导体基片上的相邻元件隔离的沟道。

作为本发明特征的新颖特点在从属权利要求里加以阐明。然而，发明本身及其其它的优点将通过结合附图参阅下文的详细描述得到最好的理解，其中附图包括：

图1至27是按照本发明的最佳实施例制成的半导体芯片的一个单元的大大地放大的剖面正视图，并展示逐个制造阶段的器件;

图28和29是制备金属化接点的一种变换的平面化的方法。

图30是在一分立单元里制造电阻的平面图。

图31是图27和图29的结构在金属已经淀积以后的平面图。

图32是本发明的一个变换的实施例的一个单元放大了的剖面正视图，其中含杂质基极和其接点是在一侧，与图28和29显示四侧的情况不同。

图33是图32的结构的顶视图或平面图。