[其他]半导体器件

说明书

本发明涉及一种具有二极管截止输入的表面沟道ＣＣＤ。基准电压被加到该输入二极管，而输入信号则加到第一时钟电极前的一个输入栅极。特别是如果由一个转移部分和一个存储部分组成的电极间有电势差时，不完全的电荷输运就有可能由输入到第一时钟电极间发生。为了避免这种不完全的电荷输运和／或可以扩大输入信号的动态范围，可将较大的例如是１０伏（这比加到其后的时钟电极例如５伏大）的时钟电压加到第一时钟电极。为此，可在一最佳实施例中，将５伏的时钟电压通过一自举电路加到第一时钟电极。

本发明涉及的一种半导体器件包括一个电荷耦合器件和包括一个输入级以及一列时钟电极，该电荷耦合器件配置在半导体本体的表面上，该输入级根据输入信号形成电荷包，该时钟电极备有施加时钟电压用的连接装置，而时钟电压是为了在下伏的电荷输运沟道中顺序存储和输运这些电荷包;从电荷输运的方向看去，输入级顺序包括有一个输入二极管、一个第一电极（下文称为取样栅极）和一个第二电极（下文称为输入栅极），而输入二极管备有施加固定电压用的连接线，输入栅极备有施加输入信号的装置，取样栅极备有施加取样时钟电压的装置，取样时钟电压用以接通和阻断在输入二极管和输入栅极下面区域间的连接。

包括这种称为SHC2（取样和维持电路2）的输入级的电荷耦合器件，特别在H·沃林斯（H·Wallings）所发表的“CCD模拟输入电路特性的比较”的文章（刊登在1974年9月爱丁堡“国际电荷耦合器件的技术和应用”第13-31页）里有过介绍。这样的输入具有线性特性，且又非常适于高频时应用。在所说出版物里提到的缺点是，输入信号必须以脉动的形式被加上或被衰减，以保证输入栅极下面的电荷包可以整个地被转移至第一时钟电极下面的存储区，但上述解决方法也有缺点。例如，在输入信号以脉动形式加上时，会导致信号畸变，这种信号畸变对于数字应用诚然无可非议，但对于如模拟电压的应用则是不能采用的。信号的衰减一般会导致信噪比降低的缺点。

在电荷耦合器件里，使用本文开头所介绍的那种输入电路将电荷从输入结构转移至电荷输运沟道时，特别容易出现电荷输运不完全的问题，该器件中的电极包括一转移部分和一存储部分，而且在其内部提供的措施（较厚的氧化层和/或例如附加的注入）使转移部分下面感生出一个势垒来。从附图的说明显然可知，由于有了这个势垒，为了必须使整个电荷包可能被转移，结果使输入信号在势垒中能够变化的范围是很小的。

特别是为了达到目的，本发明必须提供一种上述类型的半导体，其输入信号可以在比较大的电压范围，例如5伏时钟电压时为2伏的变化而没有畸变。

根据本发明，一种如开头时所介绍过的半导体器件，其特征在于所说连接装置包括一个放大器，放大器的输出连到在输入栅极后的第一时钟电极，而且装配在该列时钟电极中的时钟电压可以加到放大器的输入端，因此，根据加上这个时钟电压，就可在第一时钟电极下面感生出一个势阱来，其深度足以使在输入栅极下面形成的整个电荷包流入这个势阱。

由于事实是用一较大的时钟电压而不是一般的时钟电压加至第一时钟电极，故可保证在电荷输运期间第一时钟电极的转移部分下面的势垒电平低于输入栅极下面的最低电位电平。由于事实是放大的时钟电压只加到第一时钟电极而不是加到其余时钟电极，器件中的损耗将基本上不会增加。一种重要的最佳实施例（它可能用一般的低电源电压，例如5伏来控制器件），其特征在于，所说放大器包括一个自举激励电路。

通过参考一个实施例和附图将更全面地介绍本发明，这些附图是：

图1是本说明书开头所介绍的那种电荷耦合器件的横截面图，其中将常用时钟电压加到第一时钟电极;

图2是本器件工作期间的电势分布图;

图3展示本发明半导体器件的一个实施例;

图4是本器件工作期间的电势分布图;

图5是图3所示器件所用的激励电路线路图。

本发明将参照一种表面沟道CCD予以介绍。虽然，对于某些应用，例如在那些加有线性严格要求的应用中，发明本身就可以使用在具有埋沟的电荷耦合器件（BCCD）中，具有表面沟道的电荷耦合器件或者具有输入结构的BCCD在表面沟道工艺中都是经常被优选使用的。