[其他]反向工作的晶体管偶合逻辑

说明书

在逻辑集成电路发展的初期，曾出现一种直接偶合晶体管逻辑（DCTL）电路。在DCTL中，晶体管的集电极输出直接与下一级晶体管基极输入相连，其基本单元是一个由晶体管和电阻组成的倒相器。如图1所示，单元中电阻R在前级晶体管截止时，为本级晶体管提供驱动电流，使之导通。而在前级晶体管导通时，为前级晶体管提供集电极电流。

DCTL的结构虽然简单，但却存在着一些严重的缺点，其中最突出的是电流分配不均匀的问题（或称抢电流现象）。其次DCTL的输出逻辑摆幅也较低，如果在输入端引入噪声，容易引起基极电流的变化，造成电路的不稳定。

近几年来随着集成电路技术的发展，研制成功集成注入逻辑（I²L）电路，其特征是：（1）采用DCTL的电路型式，以一个负载和一个晶体管组成一个倒相器，使电路型式简单，元件少;（2）将普通集成电路中的晶体管集电区作为发射区，而将发射区作为集电区，由于DCTL具有所有晶体管发射区公共接地的特点，故在电路中各倒相管之间无需隔离，大大缩小了芯片面积;（3）以共基极接法的PNP恒流源代替DCTL中的扩散电阻，达到了降低功耗，缩小面积的目的。具有集成密度高、品质因子好、管芯面积小，制造工艺简单、成品率高、可与其它类型的集成电路制作在同一芯片上，并且能在低电压、低电流的情况下工作的优点。但是也存在一些缺点：即速度较低，逻辑摆幅小，抗干扰性能差，并且当多块I²L电路集合在一起使用时，存在着电源的注入电流能否在各块电路中均匀分配的问题，等等。这些都将给电路的使用带来一定的麻烦。

本发明就是在I²L电路的基础上，为克服I²L的缺点，在管子和负载的设计上作的新的改进。

本发明的特征是：A、分立晶体管制作是在同一设计规则下：（1）采用反向共发射极背面接地结构;（2）采用埋层上扩外延基区;（3）采用NS或PS两种不同类型的肖特基收集极;（4）采用等平面，V形槽或垂直槽或空气隔离工艺，广泛实现引线洞自对准;（5）采用多晶硅基极和倒置金属或金属硅化物;B、电路的设计：（1）采用多晶硅电阻作为负载;（2）采用多晶硅MOS作类似于CMOS的互补负载;（3）采用肖特基-多晶硅或多晶硅二极管作为输入增加逻辑功能。

本发明采用了最佳的工艺设计，不仅可以缩短工艺流程，减少扩散和套刻次数，也为管心和电路的最小和最优化创造了条件。按照本发明的设计思想，可以制成10种不同的反向晶体管，四种负载，三种输入，四种隔离，以及组合成几百种不同的电路形式。

下面以负载和晶体管相结合的形式说明本发明的工艺。

A、十种电阻-反向晶体管直接偶合的逻辑电路：

1、采用等平面、V形槽或垂直槽的隔离工艺：

A-1、电阻-PNS肖特基抗饱和晶体管逻（R-PNSTL）

R-PNSTL的等效电路图见图（2）a。现以R-PNSTL电路为例，介绍怎样用三种不同的隔离方法完成R-PNSTL的制作：

（1）等平面隔离工艺：

R-PNSTL的俯视图见图（2）b，工艺剖面图见图（2）C。

a、埋层上扩基区工艺：在约10^-3Ω·cm的P⁺硅抛光片上面扩隐埋层，扩磷的浓度应低于P⁺衬底在外延前不会形成PN结，然后生长高阻N^-外延层2～3μ，利用磷比硼扩散系数大的特征使外延层形成N^-的上扩基区，基区杂质分布为表面淡（有利于形成肖特基收集极），下面浓（有利于降低Rbb，提高充放电速度），这种杂质分布在基区还可形成一个加速场，可提高管芯的特征频率fT，也可防止基区势叠穿通，提高BVceo和提高向上β，（上扩基区也可用外延后的注磷或注砷工艺替代）。

b、等平面隔离工艺：在外延片上先长600SiO₂，再长1500Si₃N4，光刻隔离区，去N、O后（等离子刻Si₃N₄后用BHF漂SiO₂），作侧壁局部氧化，要求SiO₂厚度约为2μ，能将外延上扩基区完全隔离开。