[发明专利]数字集成电路

说明书

本发明是关于一种数字集成电路，特别是（但不是唯独的）关于加法电路中用的一种先行进位电路。

T.Kilburn    D.B.G.Edwards和D.Aspinall写的在1960年3月1日的电气工程师协会年会上宣读，于1960年11月出版的会刊第573至584页上刊登的题为“采用饱和晶体管快速进位电路的并行运算器”的第3302M号文件中公开了一种在本技术领域中以曼彻斯特链知名的并行运算器。曼彻斯特链是周知的一种并行加法器，在这种并行加法器中，两个数相加是逐位地在一系列并行级中进行的。当逐级将这些数相加时，产生进位时得把进位转到有效性更高的下一级中并将其包括在加法运算中。这种并行加法器的缺点是运算速度较慢，这是因为信号处理时间与级数的平方成正比而使进位信号波动的缘故。此外曼彻斯特链的进位输出是不对称的，因而需用对称进位信号时就需要有第二个互补加法器。

N.H.E.Weste和K.Eshraghian著的由Addison-Wesley出版公司出版的《互补金属氧化物半导体超大规模集成电路设计原理-系统展望》一书的第169至171页公开了一种级联电压开关逻辑（CVSL）。CVSL是一种要求真信号和补码信号的对称信号以便按规定路线发送到各门上的差分式逻辑。为了能够同时产生这些信号，配备了两个互补性NMOS（n沟道金属氧化物半导体器件）开关装置并将其连接到一对交叉耦合的PMOS（p沟道金属氧化物半导体器件）加速晶体管。PMOS的各加速区上加上正反馈使各栅转换。

将CVSL改装，使其具有共阴-共栅连接交叉耦合的NMOS-PMOS负荷而不具有交叉耦合PMOS加速晶体管，并将NMOS器件的栅极连接到一参考电压上，可得出不同的电气性能，因而使转换时间短得多。这种经改装的具有共阴-共栅连接的交叉耦合NMOS-PMOS负荷的逻辑电路我们称之为差分分离电平（DSL）逻辑电路。

将这种开关装置制成复式的以提供真信号和补码信号具有这样的缺点，即对各电路进行集成化时，由于需要提供复式电路，因而各逻辑级需要有较大的芯片面积。如能节省芯片面积，就可在一个芯片中设置较多的逻辑级。

本发明的一个目的是简化数字集成电路的结构，和提高数字集成电路的运算速度。

根据本发明的一个方面，本发明提供的一种先行进位电路包括一进位转移级和一具有连接到该进位转移级的对称输出端的逻辑网络，进位转移级包括第一和第二有源开关元件，各有源开关元件包括第一、第二和第三端子，开关元件的第一端子是为接收来自前一个先行进位电路的互补输入进位信号进行连接的，各第二端子连接在一起形成公共节点，第三端子则连接到逻辑网络的各输出端，各负荷电路连接到第三端子上以提供对称输出进位信号;而且逻辑网络包括n组开关元件，其中n为2或大于2的整数，各组开关元件包括第一、第二和第三有源开关元件，每个开关元件具有第一、第二和第三端子，第一开关元件的第二端子与第二开关元件的第三端子连接到逻辑网络的各输出端，第一开关元件的第三端子、第二开关元件的第二端子和第三开关元件的第三端子连接到一内节点上，第一组的第三开关元件的第二端子连接到所述公共节点上，第二至第n组的第三开关元件的第二端子连接到紧挨前一组的内节点上，第n组中的节点耦合到电源电压线上，各组开关元件响应待相加两个数的相应有效的两位Ai、Bi的逻辑相加过程，得出的逻辑结果Ai＊Bi被加到第一开关元件的第一端子上，逻辑结果Ai+Bi被加到第二开关元件的第一端子上，逻辑结果AiBi被加到第三开关元件的第一端子上。

逻辑网络能为进位转移级提供对称输出而无需有第二个互补逻辑网络，而许多已知的加法器电路的特点之一即具有第二个互补逻辑网络。因此，有源开关元件的数目就比已知电路的少，从而可以节省芯片面积和省电。此外逻辑级的各对称输出是这样的输出，即它们形成实现进位转移级不同功能的适当输入，这可为简化制造过程或提高运算速度而使其达到最佳情况。

必要时逻辑网络的有源开关元件可包含NMOS晶体管。

进位转移级的第一和第二有源开关元件系作为长尾对连接到公共节点上的，这意味着当进位信号极性变换时公共节点的电压基本上不变。在逻辑网络的第三有源开关元件导通的情况下，输入进位信号极性的变化基本上同时反映在输出进位信号上，同时内节点的电压没有任何变化，从而既节省时间又提高运算速度。