[发明专利]用于数-模转换器的西格马-德尔他调制器

权利要求书

1、数字-模拟转换装置，其特征在于：用于以第一抽样率供应各位串行二进制样值(12)的信号输入端；

联接到所述信号输入端上用于对所述位串联二进制值进行再次抽样，以产生比所述位串行二进制样值更粗略的量化和以比所述第一抽样率更高频率抽样的样值的抽样数据西格马-德尔他调制装置(16、18)，所述西格马-德尔他调制器包括若干个互联成流水线运行方式的一比特串行累加器；

联接到所述西格马-德尔他调制器用于根据所述经粗略量化的样值产生模拟信号的积分/均分装置(20)。

2、权利要求1中所提出的数字-模拟转换装置，其特征在于：所述一比特串行累加器包括多级延迟元件以支配所述累加器去处理时分多路转换信号。

3、权利要求1中所提出的数字-模拟转换装置，其特征在于某些所述-比特累加器包括：

一个位串行信号输入端;

具有加数、被加数与进位输入端，以及进位输出与和数输出端的加法器;

联接在所述和数输出与所述被加数输入端之间，用于使所述和数输出值延迟到与所述位串行信号的各比特同步出现并提供等于所述位串行信号各比特周期的一个整数值的延迟周期的第一装置;

联接在所述位串行信号输入端与所述加数输入端之间、用于在与所述第一装置把代表相同位串行输入信号的和数输出值耦合到所述被加数输入端的同时把一个位串行输入信号的一个比特耦合到所述加数输入端的第二装置;以及

在该装置中，若干累加器被连续顺序地进行编号，并每个顺序编号的累加器的进位输出端被联接到下一个更高顺序编号的累加器的进位输入端上。

4、权利要求3中所提出的数字-模拟转换装置，其进一步特征在于：当连续的位间隔期间，用于把所述位串行信号诸比特连续地装入所述若干累加器的装置，该装置随着信号被装入连续扩大着序号的累加器而顺序地扩大有效位。

5、权利要求4中所提出的数字-模拟转换装置，其特征在于：所述若干较高序号的一比特累加器中的某几个进一步包括：

用于供应由量化器提供的各信号比特的QDI端;

具有加数、被加数和进位输入端，以及和数输出和进位输出端的另一加法器;

用于将所述另一加法器联接在所述加法器与所述第二装置之间的装置，其中所述另一加法器的和数输出端被联接到所述加法器的加数输入端上，所述另一加法器的加数输入端联接到第二装置，并且所述另一加法器的被加数输入端联接到所述QDI端上;

联接到所述加法器的和数输出端上的数据输出端;以及

在该装置中，包括所述另外的加法器的所述较高序号累加器间的互相连接包括：在所述另一加法器的进位输出到下一个较高序号累加器的所述另一加法器的进位输入端之间的连接。

6、权利要求5中所提出的数字-模拟转换装置，其特征在于：所述西格马-德尔他调制器包括一个量化器，后者对加到所述西格马-德尔他调制器的各样值，产生相反极性的粗略量化的样值，并且，由所述量化器所产生的样值的各比特被联接到所述较高序号累加器的相应的QDI端上。

7、权利要求1中所提出的数字-模拟转换装置，其特征在于所述串行累加器包括：

一个位串行信号输入端;

各自具有加数，被加数与进位输入端，以及进位输出与和数输出端的第一和第二加法器;

联接在所述第一加法器的和数输出端与被加数输入端之间的第一延迟装置;

联接在所述第二加法器的和数输出端与被加数输入端之间的第二延迟装置;

用于使各和数输出值延迟到与所述位串行信号的各比特同步出现并提供等于所述位串行信号各比特周期的整数值的延迟周期的所述第一和第二延迟装置。

联接在所述位串行信号输入端与所述第一加法器的加数输入端之间、用于与所述第一延迟装置把代表相同位串行输入信号的和数输出值耦合到所述第一加法器的被加数输入端的同时把位串行输入信号的一个比特耦合到所述第一加法器的加数输入端的包括存储装置的装置;

用于把所述第二加法器的加数输入端耦合到所述第一加法器的和数输出端的装置;以及

在该装置中，若干累加器被连续地顺序编号，而且每个顺序编号累加器的第一和第二加法器的进位输出端分别联接到下一个更高序号的累加器的第一和第二加法器的进位输入端上。