[发明专利]半导体器件的隔离方法

说明书

本发明涉及半导体器件的一种隔离方法，这种方法通过避免鸟嘴现象的形成能将隔离区减小到最小程度。

近来，由于半导体器件趋向于高集成度的方向发展，对各毗邻有源区起绝缘作用的隔离区应随芯片尺寸的减小成比例地缩小。尤其是，隔离区的大小是确定存储器件尺寸的一个主要因素，因而迄今对如何减小隔离区开展了许多研究工作。

通常，这类隔离方法采用硅局部氧化法（LOCOS）、沟道屏蔽和场屏蔽法等;其中LOCOS法广泛用以在硅衬底的表面上形成氧化层和氮化层之后，通过高温氧化形成隔离区，然后依次从隔离区除去氮化层。

但在隔离狭窄的有源区时就有问题，这是由于高温氧化过程中从隔离区延伸到有源区中的鸟嘴现象引起的。此外氧化过程中的应力还会引起位错，从而导致以后P-N结的漏泄电流。

因此LOCOS法不适宜隔离亚微米器件。因而历来对这类亚微米器件都建议采用沟道屏蔽法和场屏蔽法。沟道屏蔽法能完美地隔离亚微米器件。可是还存在诸如结和晶体管的特性变坏等之类的这种问题。为消除形成沟道过程中蚀刻衬底所产生的结晶缺陷，还需要特殊的设备和技术。

另一方面，场屏蔽隔离在互连各元件时很费事，因为要往场极板上加偏压。此外还要适当消除场极板与其它电极之间的漏泄电流。

综上所述，可见要有效地进行隔离是很困难的。为避免上述问题而提出的各种方法因特别的工艺和设备而不适用于实际产品。

本发明的目的是提供一种不会产生鸟嘴现象的半导体器件隔离方法。

本发明的另一个目的是提供一种用传统工艺能形成亚微米隔离区而不致使器件的特性变坏的半导体器件隔离方法。

本发明提供的半导体器件的隔离方法包括下列步骤：形成多层结构，它包括在第一导电半导体衬底上生长氧化物层之后，形成至少一层多晶硅层和接着是一层氮化物层;从多层结构（不包括多晶硅层）中除去预定的各部分，由此刻划出有源区和隔离区;以离子注入方式在衬底的整个表面上注入第一导电杂质，以便在隔离区形成沟道阻挡区;除去氮化物层上的多层结构，然后将预定厚度的多晶硅层氧化，形成覆盖氧化物层;除去隔离区上的氮化物层和多晶硅层，然后除去覆盖氧化物层和有源区上的氧化物层，以此来形成隔离层;在结构的整个表面淀积氧化层，并再次将其在各向异性地加以蚀刻，以此在隔离区侧壁形成分隔层;在有源区的衬底上形成控制极氧化物层;在控制极氧化物层上形成控制极电极;然后在各控制极电极底下的沟道区两侧分别形成第二导电扩散区。

从下面结合附图对本发明的一些最佳实施例的说明中可以更清楚地了解本发明的上述和其它目的、特点和优点。附图中：

图1（A）-（D）是说明本发明半导体器件隔离方法的各制造工序的剖面示意图;

图2则是图1（D）所示的控制电极的剖面示意图。

现在参看附图更详细地说明本发明的内容。

图1（A）-（D）示出了本发明半导体器件隔离方法的一个实施例。如图1（A）所示，用一般化学汽相淀积法（CVD）依次在P型硅衬底上形成多层结构。多层结构由3000～4000埃的氧化物层3、1000～2000埃的多晶硅层5、1000～2000埃的氮化物层7和3000～4000埃的氧化物层9构成。

隔离区是用一般光刻工艺从氮化物层7和氧化物层9除去预定的部分刻划出来的。隔离区可刻划到亚微米级的范围，即小到光刻工艺的极限值，其余未除去的氮化物层7和氧化物层9部分就成了有源区。

参看图1（B），沟道阻挡区11是通过在200千电子伏特下注入1×10¹²～1×10¹³/厘米²剂量的P型杂质离子在衬底表面上形成的，此时有源区上的氧化物层9系用作杂质阻挡层。接着，借助湿法腐蚀除去有源区上的氧化物层9。500～1000埃厚的覆盖氧化物层13是通过使暴露着的隔离区上的多晶硅层5热氧化形成的，此时有源区上的氮化物层7用作氧化阻挡层。多晶硅层5被氧化到预定的厚度。下一步工序是借助于湿法腐蚀除去氮化物层7，并用常规方法除去有源区的多晶硅，此时复盖氧化物层13用作腐蚀阻挡层。

参看图1（C），结构表面上的氧化物层3和13是用RIE法同时除去的。在蚀刻隔离区上的氧化物层3和有源区上的覆盖氧化物层13的过程中，多晶硅层5形成作为保护层的隔离氧化物层15。经蚀刻剩下的氧化物层用作隔离层15。在上述工艺中，由于隔离层15不是借热氧化形成的，因而可以消除因局部氧化物热生长而产生的鸟嘴现象和位错。此外还抑制了在沟道阻挡区离子注入的杂质扩散入衬底1。