[发明专利]半导体存储器件基准电压生成电路

说明书

本发明涉及半导体存储器件基准电压生成电路。

在半导体存储器件中，为保证可靠性而引入一个稳定的内部工作电压是十分重要的。为使该存储器件免受外部电源电压变化的影响而稳定地工作，需要有一个基准电压生成电路来提供一个恒定的电压。然而，主要由于温度和过程状态等的变化，使得这种基准电压生成电路自身仍存在一些不稳定因素。

参照图1，常规基准电压生成电路包含连接在电源端Vcc及基准电压Vref1结点10之间的电阻，多个串联连接于结点10与接地电压端Vss之间的二极管接法P型金属氧化物半导体（PMOS）晶体管T1，T2，…，TN。基准电压Vref1的电平是多个PMOS晶体管阈电压的总和，也即nVtp，它与随温度和过程状态而变化的PMOS晶体管的阈电压成正比。

引起PMOS晶体管的阈电压变化的原因包括：制造过程中基片：杂质的聚集以及由于温度升高而导致沟道区域里少数载流子密集程度增大，从而降低了阈电压。所以图1中电路对于温度和过程状态的变化十分敏感。

参照图2，另一种常规的基准电压生成电路的实施例包含由图1中基准电压生成电路20、差动放大器30、分压器40以及输出PMOS晶体管T23。

基准电压生成电路20的输出端21与分压器40的输出端41用来作为单端N沟道输入型差动放大器30的两个输入端，而差动放大器30的输出31被加到控制电源电压Vcc通路的PMOS晶体管T23的栅极上，从而使得基准电压Vref2的电平随加于T23栅极上电压的电平而改变。也就是说，在图2电路中，基准电压的当前电平由分压器40检测，差动放大器30则将测得的基准电压电平与给定的电压电平21相比较，若所测得的电压电平低于给定的电平，PMOS晶体管T23就导通以对基准电压Vref2的节点42充电，否则晶体管截止阻挡对节点42充电，这样就保持了基准电压Vref2的恒定。

这里，由于基准电压生成电路20的输出端21的电压电平为2Vtp，且分压器40的输出端41与R21/（R21+R22）成正比，所以基准电压Vref2可由下面的等式（1）表示：

Vref2＝2Vtp/（R21/（R21+R22））＝2Vtp+

（1+R22/R21）  ……（1）

从等式（1）中可看出，图2电路具有可以通过电阻R21与R22之比来控制基准电压Vref2的优点，然而由于基准电压Vref2正比于PMOS晶体管（也可使用NMOS晶体管T1、T2的阈电压Vtp，所以对于图1电路中温度和过程状态变化而引起的不稳定性仍是不可避免的。

为改进由于温度和过程状态发生变化而造成的基准电压的不稳定性，常规基准电压生成电路的另一实施例如图3所示。该电路中引入双极性晶体管来取代MOS晶体管，从而形成了一个带隙基准（BGR）电压生成电路，其中基准电压Vref3由以下等式（2）给出：

Vref3＝V_BE+（R33/R34）·（KT/q）·

Ln（R33/R32）  ……（2）

其中V_BE为NPN型双极性晶体管Q3的基极-发射极电压，q为电子所带电荷量，K是玻尔兹曼常数，T是绝对温度（K）。

以等式（2）中可看出，基准电压Vref3的电平不受其阻值已定的电阻R32、R33与R34的影响，却因V_BE和KT/q的值而改变。

PNP型双极性晶体管Q3的基极-发射极电压随着温度的上升而降低。因为基极中由于温度上升而产生的少数载流子（电子，因为基极是P型）数目将随因NPN型双极性晶体管Q3的温度上升而增加，以致发射极中流出的电子并不对基极电流起作用。此外，KT/q则与温度成正比。

由此可见，图3中基准电压生成电路因V_BE和KT/q相对于温度互补地变化而提高了基准电压Vref3的稳定性。然而由于图3中带隙基准电压生成电路使用了双极性晶体管，因此在金属氧化物半导体制造过程需要额外掩膜处理。并且，因为有源元件由双极性晶体管组成，故其功耗也比图1和图2中的电路的大。

本发明目的在于提供一种几乎不受温度和过程状态变化影响的且能适应低功耗及不需额外加工过程的半导体存储器件基准电压生成电路。