[发明专利]一种半导体器件静电放电特性的改进方法

说明书

本发明是关于半导体器件的制造方法，特别涉及一种无需静电放电（以下称“E、S、D”）保护图形（Saftguared  pattern）而改善了静电放电特性的半导体器件的制造方法。

从总体上看，衬底PnP晶体管分别由生长在P型硅衬底1上的n型外延层2，在所述n型外延层2上指定区域通过扩散P型杂质而形成的隔离层3，以及在n型外延层表面指定区域形成的分别作为PnP晶体管发射区和基区的P⁺区4和n⁺区5构成，如图1A和图1B所示。

衬底PnP晶体管存在一个问题，即其基极和集电极间的静电放电特性电压偏低（约400V～600V）。

常规的改善E.S.D特性的方法，如采用SCR（可控硅）和电压BVceo〔基极开路时共射极晶体管（the  emitter  cammen  transistor）的击穿电压〕，已大量采用。

尽管采用SCR的方法可以改善E、S、D特性，但仍存在着一个问题，那就是由于E.S.D保护图形导致了电容值的增加。

采用共射极晶体管基极开路击穿电压BVceo改善E.S.D的结构包括：

在普通衬底PnP晶体管上附加基极5a，如图1C所示。

衬底PnP晶体管由在P型硅衬底1上生长的n型外延层2，在所述n型外延层2指定区域上扩散P型杂质形成的隔离层3，以及在作为基区的n型外延层表面指定区域所形成的P⁺区4，4a和n⁺区5，5a构成，如图1c所示。

为改善E、S、D特性，作为PnP晶体管基极的n⁺区5构成了寄生nPn晶体管的集电极，相应地，这就构成基区4a开路寄生的nPn晶体管。

图1D给出一个基极开路的共射极晶体管的等效电路，如图1C所示。

基极和集电极间的E、S、D特性在一定程度上得到改善，但在输入高频信号时，衬底PnP晶体管存在这样的问题，即由于电容Cex对寄生晶体管基极的偏置而导致误动作。

上述两种改善E、S、D特性的方法实际应用于半导体器件时存在许多困难。

并且，在通常的晶体管中，设计任务（Pdesign roLe）中的n⁺区5和隔离层3间的横向空间大于n⁺区5和P型硅衬底1之间的纵向空间，但在实际工艺中，n⁺区5和隔离层3之间的横向空间却变得比n⁺区5和P型硅衬底1的纵向空间要小（diminishing）。

相应地，当E.S.D.现象发生时，E、S、D特性将会因为从n⁺区5与隔离层3间狭窄空间流过的电流所导致的横向击穿而变得较低。

为解决前述问题，本发明不采用E.S.D保护图形从而保持衬底PnP晶体管构造;同时将横向击穿诱导为纵向击穿，没有寄生现象故有利于E.S.D特性。

为达到上述目的，本发明（一种改善半导体器件静电特性的方法）法）包括下列步骤。

第一步在半导体衬底1上生长n型外延层2前时形成隐埋层6;第二步形成隔离层3以分割n型外延层2;第三步在n型外延层2规定区域上形成P⁺区4;第四步在n型外延层2指定区域上形成n⁺区5

图1A是常规衬底PnP晶体管结构平面图。

图1B是常规衬底PnP晶体管结构截面图

图1C是采用nPn晶体管电压BVceo方法的常规衬底PnP晶体管结构平面图

图1D是采用PnP晶体管电压BVceo方法的常规衬底PnP晶体管结构等效电路图。

图2A是本发明衬底PnP晶体管结构平面图

图2B是本发明衬底PnP晶体管结构截面图

至此，将结合附图描述本发明

图2A和图2B是依照本发明的半导体器件结构图

首先，采用扩散方式在P型半导体衬底1上指定区域形成扩散层;在用普通方法生长n型外延层2前形成隐埋层6。

在所述n型外延层2指定区域用扩散方法形成隔离层3。

然后在n型外延层2表面指定区域形成P⁺区4

这时n⁺区5和隔离层3之间的实际横向空间大于n⁺区5和P型硅衬底1之间的纵向空间。

依照所述方法制备的半导体器件，在发生E.S.D时，电流依次流过n⁺区5，n型外延层2，隐埋层6和P型硅衬底1。

如前所述，依本发明的半导体器件无需E.S.D保护图形，并且可大量用于安培级（Stage  of  AmP）输入，因为纵向击穿现象的利用E.S.D特性可达约2000伏。