[发明专利]半导体存储器件应力状态的自动测试设备

说明书

本发明涉及半导体存储器件应力状态的测试，更具体地说，涉及一种采用内电压降电路以测试半导体存储器件应力状态的设备。

在高度集成的半导体存储器件中，通常采用一种内电压降电路，这种电路用以将外加电压降到预定电平的内电压，供半导体存储器内部使用。这个内电压降电路根据外电压的电平使半导体存储器芯片处于正常工作状态或应力状态，以测试存储器芯片的可靠性。若存储器芯片处于应力状态，电源电压就约为6伏至7伏，而在正常状态下则采用5伏的电源电压。在应力状态的情况下，存取时间就比正常工作状态时的短。如果测试设备只检测应力状态，则采用由诸如电阻器、二极管或MOS（金属氧化物半导体）晶体管之类的降压器件构成的电压降电路，这些器件连接在输入焊接区与地电压端子之间。也就是说，用连接着该输入焊接区和电压降电路的一个节点的电压状态来检测应力状态。若该节点的电压，其电位足以使电压降电路导通，节点的电位就进入逻辑“低”态（在此情况下为应力状态），否则节点的电位进入逻辑“高”态（在此情况下为正常状态），检测着半导体芯片的状态模式。但这有这样的缺点，即应力电压的检测速度会慢下来。

图1示出了应力状态的一般测试电路。应力状态是通过将应力电压直接加到输入焊接区1上形成的。在正常状态下，由于节点2的电位从外电源电压XVcc下降了连接成二极管的NMOS晶体管Q2的阈值电压，栅极被连接以接收外电源电压XVcc的PMOS晶体管Q3截止，而栅极被连接以接收外电压XVcc的NMOS晶体管Q4和Q5导通。于是，由于检测节点3有电位 处于逻辑“低”态，且偏压电路4的输出处于逻辑“高”态，PMOS晶体管Q6截止。但如果应力电压加到输入焊接区1上，节点2的电位变成了从所加的应力电压减去NMOS晶体管Q1的阈值电压获得的电位。由于节点2因应力电压引起的电位高于加到PMOS晶体管Q3栅极上的外电源电压XVcc，因而PMOS晶体管Q3导通。于是，偏压电路4的输出电压处于逻辑“低”态，内电源电压IVcc转入逻辑“高”态。也就是说，内电路开始检测应力测试状态。在这个情况下，应该指出的是，PMOS晶体管Q3较NMOS晶体管Q4和Q5有较高的驱动电流的能力。之后，这里的内电源电压IVcc随外电源电压XVcc（实际上为XVcc-2V_TH′）而升高，如图4所示。这里V_TH′为限压器5中晶体管Q6和Q7的阈值电压。但为了测试应力状态，需要从外部加应力电压，这时使用者来说是很不方便的。此外，应力电压加上之后，，外电源电压IVcc如图4所示随外电源电压XVcc而升高，因而要精确寻找内电源电压进入应力测试状态电平的时刻很困难。

本发明的目的是提供一种无需从存储器件外部施加应力电压来设定应力测试状态的设备。

本发明采用外电源电压和内电源电压的应力状态测试电路包括：第一电压节点，其第一电位随内电源电压而变化;第二电压节点，其第二电位随外电源电压而变化;一个差分放大器，用以接收第一和第二电压节点的第一和第二电位，且具有一个输出节点;一个绝缘栅极场效应晶体管，其栅极接差分放大器的输出节点;一个充电节点，与绝缘栅极场应晶体管沟道的一端连接，且具有随外电源电压而变化的第三电位;和一个触发节点，与绝缘栅极场效应晶体管沟道的另一端连接。

从下面参照附图对本发明一些实施例的说明，即可了解本发明的上述和其它特点。附图中;

图1是一般的应力状态测试电路图;

图2是本发明的方框图;

图3是图2一个最佳实施例的电路图;

图4的曲线比较了图1和图3内电压的波形。

参看图2。图中的应力状态测试电路包括：一个比较器10，用以将内电源电压IVcc与外电源电压XVcc进行比较，从而放大内电源电压IVcc与外电源电压XVcc进行比较，从而放大内电源电压IVcc与外电源电压XVcc之间的电压差;一个电平触发电路20，根据比较器10的输出工作;一个偏压电路，用以将电平触发电路20输出电压的电位设定给定的电平;和一个PMOS晶体管40，根据偏压电路30的输出电位驱动。