[发明专利]具有快速位移调整、长度为2的幂的伪噪声序列发生器

权利要求书

1．一种伪随机噪声序列发生器，其特征在于，所述伪随机噪声序列发生器利用一个由外部时钟按预定时钟频率计时的线性序列移位寄存器，产生长度为2^N-1码元的伪随机噪声序列，其中，N为非零正整数；所述线性序列移位寄存器具有多级寄存器，每级均有一个输出，用以按所述线性序列移位寄存器的每个时钟共同提供一个相应于所述线性序列移位寄存器状态的输出位；所述线性序列移位寄存器具有一个启动输入，用以按每个时钟周期来启动/阻塞所述伪随机噪声序列的产生；所述伪随机噪声序列发生器含有一个将由所述线性序列移位寄存器输出的所述伪随机噪声序列长度加长到2^N码元序列的电路；所述伪随机噪声序列发生器还包括：

第一N位比较器，它具有第一组N个输入端，另一组N个输入端和一个输出端，其第一组N个输入端中的每一端耦合至所述线性序列移位寄存器相应级的输出端；而另一组N个输入端中的每一端均用以接收一预定状态输入位；

第一时钟延时寄存器，具有一个耦合至所述比较器输出端的数据输入端和一个输出端；

第二时钟延时寄存器，具有一个耦合至所述第一时钟延时寄存器输出端的数据输入端以及一个输出端；

第一逻辑电路，具有分别耦合至所述第一和第二延时寄存器输出端的一对输入端以及耦合至所述线性序列移位寄存器启动输入端的一个输出端，所述第一逻辑电路产生一个信号，用以在一个时钟周期内启动和阻塞所述线性序列移位寄存器。

2．如权利要求1所述的伪随机噪声序列发生器，其特征在于进一步包括：

具有多个状态输入端、多个掩码输入端和一个输出端的掩码电路，其中每个状态输入端耦合至所述线性序列移位寄存器的各级输出端，每个掩码输入端用以接收N位输入掩码的一个预定的位；

具有耦合至所述掩码电路输出端的一个数据输入端以及一个输出端的第三时钟延时寄存器；

具有一对数据输入端、一个选择输入端以及一个输出端的多路复用器，其中一对数据输入端分别耦合至所述掩码电路输出端和所述第二时钟延时寄存器输出端；以及

具有第一至第三输入端以及一个位移输入端的选择器电路，其中第一和第二输入端分别耦合至所述第一和第二延时寄存器输出端，第三输入端用以接收所述系统启动信号，位移输入端用以接收一个外加位移信号，以在耦合至所述多路复用器选择输入端的输出端上，产生和提供一个选择信号。

3．如权利要求2所述的伪随机噪声序列发生器，其特征在于所述选择器电路包括：

具有一个复位输入端和N个输出端的N位时钟计数器；

具有第一和第二输入端以及一个输出端的复位逻辑电路，其中第一和第二输入端耦合至所述第一和第二延时寄存器的输出端，输出端耦合至所述计数器的复位输入端；

具有第一组N个输入端和另一组N个输入端的第二N位比较器，其中第一组N个输入端的每一端耦合至所述计数器N个输出端的相应一端，另一组N个输入端的每一端用以接收N位位移的一个预定位，所述位移因一个预定值而与所述N位掩码值不同；

具有一对输入端和一个输出端的第二逻辑电路，其中一对输入端分别耦合至所述第一延时寄存器输出端和所述第二比较器，所述第二逻辑电路产生所述选择信号；以及

具有一个数据输入端和一个输出端的第四时钟延时寄存器，其中数据输入端耦合至所述第二逻辑电路输出端，而输出端则耦合至所述多路复用器的选择输入端。

4．如权利要求1所述的伪随机噪声序列发生器，其特征在于，所述第一逻辑电路包括：

具有一个耦合至所述第一寄存器输出端的输入端以及一个输出端的反相器；

具有一个耦合至所述反相器输出端的输入端，另一个耦合至所述第一比较器输出端的输入端以及一个输出端的与非门；

具有一个耦合至所述与非门输出端的输入端、另一个用以接收所述系统启动信号的输入端以及一个耦合至所述线性序列移位寄存器启动输入端的输出端的与门。

5．如权利要求3所述的伪随机噪声序列发生器，其特征在于，所述第一至第四延时寄存器的每一个均具有一个启动输入端，用以接收系统启动信号。