[发明专利]制造高集成度半导体器件的方法

说明书

本发明涉及一种高集成度半导体器件的制造方法，更确切地说是一种DRAM(动态随机存取存储器)存储单元的制造方法。

伴随存储器单元面积的减小而出现的单元电容的减小，引起读出能力下降、存储单元的软错误率上升以及低电压运行时由于器件运行受阻而功耗变大，从而严重妨碍DRAM组装密度的提高。因此，在提高组装密度时确保适当的单元面积以增大单元的电容是至关重要的。

通常，在采用0.25μm²设计标准的256兆位DRAM中，当采用二维结构叠层存储单元时，即使采用高介电常数材料(如氧化钽Ta₂O₅)，也无法获得足够的单元电容。为增大单元电容，已提出具有三维结构的叠层电容器。双叠层式、鳍状、扩展式及圆柱形电极结构都是为三维结构存储电极而提出的，目的是增大存储单元的单元电容。

由于电极的内外表面都可用作电容器的有效面积，故对于三维叠层电容器乐于采用圆柱形结构，圆柱形结构也适用于64兆位或更高容量的存储器集成电路。但对于256兆位或更高容量的集成存储单元来说，简单的圆柱形结构无法提供的单元电容。因此，用改进上述圆柱形结构的方法，已提出很多新的结构来增大单元电容。

Tour Kaga于1991年提出的冕状单元结构，将圆柱形电极做成具有双壁结构的冕状，籍以增大单元电容(IEEE Transactionon Electron Device’91，“Crown-Shaped Stacked-Capacitor Cellfer 1.5V Operation 64 Mb DRAMs”)。

图1-3示出了上述冕状单元制造方法的剖面图。

参照图1，一对各有一个源区14和一个栅极电极18并共用一个漏区16的晶体管以及一个与漏区16相接触的位线20，形成在被场氧化物12分为有源区和隔离区的半导体衬底10上。然后在所得到的结构的整个表面上形成绝缘层19，用来隔离晶体管。在形成平面化层30以使衬底10表面平面化之后，在平面化层30上形成一个腐蚀阻挡层31，例如Si₃N₄层。再部分地腐蚀该腐蚀阻挡层31、平面化层30和绝缘层19，从而形成连接电容器存储电极和源区14的接触孔。其后淀积一层导电材料(如掺杂多晶硅)并进行回腐蚀，以形成底电极50。然后淀积一个厚氧化物层(如SiO₂层)并进行构图以形成氧化膜沟槽32。再淀积一层导电材料(如掺杂多晶硅)，以形成一个与底电极50相连接的第一导电层50A。接着，淀积一个构成存储电容器圆柱电极部分的氧化物(SiO₂)并进行各向异性腐蚀，从而在第一导电层50A的侧面上形成一个氧化膜间隔层33。在淀积一层导电材料(如掺杂多晶硅)以形成一个第二导电层52之后，淀积一层氧化物(如SiO₂)并进行回腐蚀，从而将氧化物34填充在氧化膜沟槽32中。此时由于存在氧化物34，在后续的腐蚀工序中可防止第二导电层52槽到清除。

参照图2，对存在于除氧化膜沟槽32内部之外的各个部分的第一和第二导电层50A和52进行回腐蚀以形成相互隔离的圆柱电极50a和52a。此时，由于圆柱电极50a和52a是通过腐蚀存在于氧化膜沟槽32、氧化膜间隔层33和氧化物34之间的第一和第二导电层50A和52的方法来形成的，故在圆柱电极的顶端形成尖锐部分P。尖锐部分P引起漏电和介电层击穿，因而降低器件的可靠性。

参照图3，利用腐蚀阻挡层31作为腐蚀终点，用湿法腐蚀将氧化膜沟槽32、氧化膜间隔层33和氧化物34全部清除，以便形成由底部50和圆柱部分50a和52a组成的存储电极100。之后，在存储电极100的整个表面上形成一个介电层110，并淀积一层导电材料(如掺杂多晶硅)以形成一个平板电极120。从而完成电容器C1和C2，它们都由存储电极100、介电层110和平板电极120所构成。

在高集成度存储单元中，相邻电容器之间的距离必须减小，以便用尽量加大电容器面积的办法来增加单元电空。根据上述常规方法，由于相邻电容器之间的距离(见图3中A)取决于光刻胶的图形尺寸，所以无法小于由所用光刻技术限定的最小距离，因而无法使电容器面积尽可能大，以致得不到所希望的单元电容。

制造了一种欧洲专利No.404553A1所公开的电容器以克服上述问题。上述电容器的制造方法将参照图4和图5来进行解释。