[发明专利]同步电路

说明书

本发明是关于用于大规模集成电路中的使用序列电路等的同步电路。

当实现逻缉电路时，特别是，诸如大规模集成电路中与时钟同步工作的序列电路，目前通常的设计是使用单相时钟及延时式D触发器。

因为大规模集成路其规模变得较大，由于时钟信号的分布，延时时间增加，并且分频时钟信号及选通时钟信号的使用而引起在电路的端部时钟信号的定时产生偏差，即：时钟时滞变大，可能使D触发器的保持时间不能满足要求并且发生误动作的概率上升。

例如，在0.7μm规格的CMOS电路中，时钟时滞的最大值要求大约是0.5nsec。在超过100000门的规模的电路，是不易满足这个要求的。

已经作出了种种努力，例如，通过调整时钟的互连关系来克服这一缺点和降低电路布线上的时钟滞后作用。提出这些建议的例如有下列文献：Baifukaw的“超高速MOS器件”，pp.241-244，Ultrahigh Speed Digital Device Series 2；ToshibaULSI Institute的“减小时钟滞后的连接线方法”，DataProcessing Society，43rd(1991)National Confavence(3R-8)；Oki Electric USLI DevelopmentCenter的“时钟时滞控制布线方法”，Data Processing Society，43rd(1991)NationalConference(3R-7)；Mitsubishi Electric LSI Institute的“带有高性能时钟分配功能的0.8μm CMOS SOG”，ShingakuTechnical Reports IDC 89-191；NEC ULSI SystemDevelopment Institnte  的“展开式CAD时钟树型合成法”，NECTechnical Reports，Vol.45，No.8/1992。

然而，上述所推荐的电路，仍然有下面的缺点。

当希望重复使用每个部件的现有布线时，就必须改变时钟信号处理系统的缓冲结构及单元配置以平衡整个芯片，所以在很多情况下还得从头开始设计。

因此，当处理过程日益先进，而操作速度及门的数量日益增加时，使得该要求成为更加难于达到，最终很可能不能满足该要求。

此外，当采用了可能用于大尺寸的大规换集成电路中的分频时钟信号或选通时钟号时，还必须有其他的测量手段。

因此，为了从根本上克服这些缺点，大家所共知的设计技术是利用两相非重叠时钟信号及贯通式锁存器作为一种全用户设计方法，但是由于要求两个系统的时钟信号，及设计上其他方面的麻烦或实现最大工作速度的困难，事实上限制了它的应用。

如图1所示，在设计中即使采用一个单相时钟信号及D触发器DFF₁到DFF₃…，也能获得类似的结果。INV₁及INV₂表示反相器，它包括一时钟输入部分，CIR表示安排在相邻D触发器DFF之间的组合电路。不过，在该结构中D触发器的数目最终是加倍的。

此外，如图2所示，如果使用由一单相时钟信号及D触发器DFF₄和DFF₅及由被插在D触发器DFF₄的数据输出端Q与D触发器DFF₃的数据输入端D之间的由INV₃到INV₆组成的延时门所组成的电路，或者产生这样一个延时门并把它接到D触发器DFF单元，则也是有效的。然而这种结构其门的数目或单元面积将大大增加。

随着LSI尺寸增加的另一个缺点是LSI的测试。在已知的各种方便的LSI测试方法之中，有在D触发器的每个输入端之前设置扫描方法的选择器来构成一扫描电路的扫描方法，还有以门阵列的方式使用点阵状的埋入测试电路的交义检测方法。然而，具有附加测试功能的这种简化的测试电路使得D触发器的区域大大增加。

本发明的目的是提供一种能够消除由于分布时钟信号的定时偏差引起的误动作的同步电路，只是稍为增加门的数目及稍为减小工作速度，并且该电路能方便地进行测试。

为了达到上面的目的，本发明提供了一个同步电路，该电路包括锁存电路，在时钟信号从第一电平变化到第二电平的时刻输入数据而在时钟信号从第二电平变化到第一电平的时刻输出数据。

锁存电路由第一动态型锁存电路及静态型锁存电路串联组成。