[发明专利]半导体存储器装置及其驱动装置无效
申请号: | 94119246.6 | 申请日: | 1994-12-23 |
公开(公告)号: | CN1114456A | 公开(公告)日: | 1996-01-03 |
发明(设计)人: | 平野博茂;中根譲治;中熊哲治;森脇信行;椋木敏夫;角辰己 | 申请(专利权)人: | 松下电器产业株式会社 |
主分类号: | G11C11/34 | 分类号: | G11C11/34 |
代理公司: | 上海专利商标事务所 | 代理人: | 沈昭坤 |
地址: | 日本*** | 国省代码: | 暂无信息 |
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摘要: | |||
搜索关键词: | 半导体 存储器 装置 及其 驱动 | ||
本发明涉及半导体存储器装置及其驱动方法。
近年来,随着半导体存储器装置的大容量化,存储单元的高密度化及高集成化不断进步。在这样的半导体存储器装置中,由于一部分存储单元失效而使全部存储器失效所产生的制造成品率低成为大问题。作为避免该问题的方法,通过把主体存储单元部分的失效存储单元置换成冗余存储单元,使之成为合格品,这种补救方法作为有效方法正加以采用。
下面,对备有冗余存储单元的半导体存储器装置的一般构成,参照图21进行说明。该半导体存储器装置由下述部分构成:存储信息的主体存储单元部1;当主体存储单元部1中产生失效存储单元时,用于置换该失效存储单元的冗余存储单元部2;驱动主体存储单元部1的主体译码器3;驱动冗余存储单元部2的冗余译码器4;控制主体译码器3及冗余译码器4的控制电路5;输入地址信号及控制信号的输入端子6。
在这种半导体存储器装置中,主体存储单元部1中存在失效存储单元时,把该失效存储单元的地址数据写入设置在控制电路5中的非易失性存储电路中。该非易失性存储电路是用熔断丝熔断结构、可用电的方式写入的存储器或可用电的方式消去及写入的存储器(EPROM或EEPROM)构成的。
这种半导体存储器装置的写入及读出动作如下进行。
首先,由输入端子6输入控制信号和地址数据。该地址数据与存储在控制电路5内的非易失性存储电路中的数据一致时,通过由控制电路5输出的信号,使主体译码器3处于禁止状态,从而不选择主体存储单元部1,而选择冗余存储单元部2,进行写入及读出动作。
但是,在非易失性存储电路中使用熔断丝时,一般采用通过激光进行的切断方法,因此必须有激光产生装置。又,在这种场合必须进行下述复杂的调整工序:用测试器确认失效存储单元的地址数据;由该地址数据控制激光的照射位置;调整激光能量,进行照射。从而,制造者能把出厂检查时发现的失效存储单元的地址数据存储在非易失性存储电路中,但使用者本人要写入使用中所发生的失效存储单元的地址数据实际上是不可能的。
又,在使用EPROM或EEPROM之类读出专用存储器的场合中,与使用上述熔断丝的情况不同,它可以电写入。但是,这种场合必须要具备制造EEPROM的工艺。且,使用常用的MOS型EEP-ROM时,虽然读出速度快但写入速度慢且必须要有高的写入电压。
本发明的目的在于提供一种主体存储单元部的失效存储单元用冗余存储单元部的存储单元置换,并存储其地址数据的操作,必要时不必使用特别的装置,即能实现、且能使冗余存储单元选择电路高速动作的半导体存储器装置及其驱动方法。
本发明的半导体存储器装置的一种构成包括:主体存储单元部;冗余存储单元部;由半导体存储器构成的冗余地址数据单元部,该半导体存储器用电的方式存储把主体存储单元部的一部分置换为冗余存储单元的置换地址;控制电路部;冗余存储单元选择电路。又,冗余存储单元选择电路部保持第1地址数据且比较第1地址数据和通过控制电路部输入的读出用或写入用的第2地址数据,从而选择主体存储单元部或冗余存储单元部。
尤其,冗余存储单元选择电路部最好备有保持由冗余地址数据单元部读出的第1地址数据的第1锁存器电路。
本发明的半导体存储器装置的驱动方法的一种形态是在读出接入电源后的最初数据时进行下述步骤:读出来自冗余存储单元部的第1地址数据并把它保持在冗余存储单元选择电路部的第1锁存器电路中。
根据这种构成,能在电源接通时,读出来自冗余地址数据单元部的第1地址数据,并存储在冗余地址选择电路部,使冗余地址选择时的高速动作成为可能。又,由于能用与主体存储单元部相同构成的半导体存储器构成冗余地址数据单元部,使高密度化成为可能。
再者,通过用例如强介质(强誘電体)电容器和MOS晶体管构成冗余地址数据单元部的存储单元,就可不需特别的装置和工序,能够在任何时候容易地存储置换主体存储单元部的失效存储单元的冗余存储单元部的地址。
以下参照附图叙述本发明的实施例。
图1是本发明实施例1的半导体存储器装置的电路框图。
图2是本发明实施例2的半导体存储器装置的冗余存储单元选择电路部分的电路构成图。
图3是实施例2的冗余地址数据单元部的电路构成图。
图4是实施例2的冗余地址选择时的动作定时图。
图5是本发明的实施例3的半导体存储器装置的电路框图。
图6是实施例3的动作定时图。
图7是本发明实施例4的半导体存储器装置的电路框图。
图8是实施例4的动作定时图。
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