[发明专利]评价用于形成绝缘膜的硅氧烷的方法、形成绝缘膜的涂布液及其制备方法、半导体器件用绝缘膜成型方法以及采用绝缘膜成膜法制备半导体器件的方法

说明书

本发明涉及评价用于形成绝缘膜的硅氧烷的方法。该方法包括测定硅氧烷中结构单元的比率，具体包括测定存在于供形成绝缘膜的涂布液中(即含用作形成绝缘膜前体的硅氧烷的溶液中)硅氧烷的硅原子上直接键合有有机取代基(作为硅氧烷结构的一部分)的结构单元的比率。该绝缘膜用于平整基体表面不平部分并使基体电绝缘。具体地说，绝缘膜用于平整电子器件(如LSI多层互连结构)的配线电路结构并用作绝缘多层互连结构的层间绝缘膜；本发明还涉及依据所测比率来评价硅氧烷；涉及含硅氧烷并用于形成半导体器件绝缘膜的涂布液以及制备该涂布液的方法；本发明还涉及半导体器件绝缘膜成形方法以及采用绝缘膜成膜法制备半导体器件的方法。

至今，半导体器件的集成密度已经提高，因此相应地要求元件的配线电路更精细、层数更多，随之，这些配线电路间形成的台阶越来越高。因此，绝缘材料填满由配线电路间形成的间隙的能力以及形成绝缘膜后元件表面的平直度已成为令人关注的问题。关于平直度的允限，在光刻操作过程中为了保证具有所希望的分辨力，抗蚀剂的焦深变小，同时已有报告指出，如对线—间隔为0.7μm的配线图案的表面不平整度应限制在不低于200nm范围。芯片或晶片在其整个面积范围内必须满足上述要求。因此根据字面上意思，需将整个芯片或晶片面积完全整平。

为了解决这些问题，目前已知有供填满基体表面台阶并达到整平表面的方法。该法以臭氧和四乙氧基硅烷(O₃—TEOS AP—CVD)为原料用化学蒸气沉积法形成的绝缘膜来整平表面。如Japanes Un—Examined Patent Publication(下文简称“J.P.KOKAI”)No.昭61—77695的公开内容。

O₃—TEOS APCVD技术的台阶复盖力是优秀的，并能保证具有优良的充填性能，但形成的绝缘膜是依从于配线电路的，因此，要在大面积范围内整平基体表面是不可能的。此外，O₃—TEOSAPCVD技术也存在一个问题，即在宽的平坦部分观察到的沉积速率与在精细密集的配线电路处观察到的沉积速率不同，因此，要整平配线电路密度随位置而变化的配线图案表面也是困难的。

此外，还已知一种方法，该法包括用化学机械抛光(CMP)技术研磨厚的沉积绝缘膜表面，如L.B.Vines和S.K.Gupta，1986IEEE VLSI Multilevel Interconnect conference，P.506，Santaclara，CA(1986)或R.Chebi和S.Mittal，1991 IEEE VLSIMultilevel Interconnect Conference，p.61，Santa Clara，CA(1991)或B.M.Somero，R.P.Chebi，E.U.Travis，H.B.Haver，和W.K.Morrow，1992 IEEE VLSI MultilevelInterconnect Con.f.p.72，Santa Clara，CA(1992)中所公开的。据认为，如果适当地规定CMP技术的条件，则CMP技术可使大面积表面整平得很理想。

但是，存在于各配线电路间的沟槽应在进行CMP之前单独将其填满。更具体地说，为了填满这类沟槽，CMP技术必须与其它方法(如CVD技术)一起使用。此外，已经指出，CMP技术本身也有各种问题有待解决，如产量降低、微粒的形成、金属/碱污染，抛光终点检测的不确定性以及设备费用的增加，因此这一技术还没有被广泛采用。

如果注意的只是填满配线电路间沟槽的技术，近来，在基体上加偏压的高密度等离子体CVD技术(偏压HPD CVD)已经引起了人们的兴趣。S.Matsuo和M.Kiuchi，Jpn.J.Appl.Phys.，22，L210(1983)或K.Machida和H.Oikawa，J.Vac.Sci.Technol.B4，818(1986)。该技术是一种包括用氩离子各向异性地溅射—蚀刻基体表面时沉积氧化物膜的方法，与目前采用的CVD技术不一样，该技术利用ECR或保证能以高密度等离子体作为等离子体源的ICP。

用于形成层间绝缘膜的HDP技术对填满沟槽来说可认为是一种几乎满意的技术。但是由于不充分的溅射蚀刻，在整个配线电路图案表面形成了凸出物，所以应单独采用如CMP技术进行表面整平。此外，诸如微粒形成和由于沉积速率低而引起的产量低问题还没有解决。