[实用新型]存贮器扩展装置

说明书

本实用新型涉及一种计算机用存贮器，特别是一种家用游戏机用的存贮器扩展装置。

目前所用的存贮器扩展如图1所示，CPU对专用IC进行不同的I／O操作，将数据状态锁存，当CPU在不同地址范围，对应的锁存状态回放ROM的高位地址，即是分段扩展，字符发生器也是通过I／O操作，PPU以4K或1K为单位扩展，是ROM，缺点是：存贮器容量小，结构复杂。

本实用新型的目的就是针对上述缺陷而提供一种扩展容量大，设计结构简单的存贮器扩展装置。

本实用新型的目的是这样实现的：存贮器扩展装置，包括用户缓存存贮器U₁，PPU字符发生器U₂，地址译码器U₃，锁存器U₄和掩膜只读存贮器U₆；其特征在于：

（a）U₆的D₀－－D₇端接CPU数据总线DB₀－－DB₇，U₆的A₀－－A₁₄端接CPU地址总线AB₀－－AB₁₄，U₆的AB₁₅－－AB₁₈端与锁存器U₄的Q₀－－Q₃端连接；锁存器U₄的P₀－－P₃端与地址总线DB₀－－DB₃连接；

（b）用户缓存存贮器U₁的A₀－－A₁₂端接CPU地址总线中AB₀－－AB₁₂，U₁的D₀－－D₇端接数据总线DB₀－－DB₇，U₁的端与地址译码器U₃的6端连接，端接CPU读／写状态线R／；

（c）PPU字符发生器U₂的D₀－－D₇端分别与PPU数据总线的AD₀－－AD₇连接，U₂的A₀－－A₁₂端接PPU地址总线A₀′－－A₁₂′，端接PPU地址线t的A₁₃′，端接PPU读写状态线R／，端接PPU字符发生器输出允许－OE′端；

（d）扩展接口J₁的A₁端接地，A₂－－A₁₃端接CPU地址总线的AB₁₁－－AB₀，A₁₄端接R／，A₁₈接PPU地址总线的A₁₀′，A₁₉－－A₂₅接PPU地址总线的A₆′－－A₀′，A₂₆－－A₂₉端接PPU数据总线的AD₀－－AD₃，B₂端接CPU时钟CLK，B₃－－B₅端接CPU地址总线中AB₁₂，AB₁₃，AB₁₄，B₆－－B₁₃端接CPU数据总线DB₇－－DB₀，B₁₄接CPU地址译码8000－FFFF，B₁₇接CPU读／写状态线R／，B₂₀－－B₂₉端接PPU地址总线A₇′－－A₁₃′，B₂₇－－B₃₀接PPU数据总线AD₇－－AD₄。