[发明专利]半导体集成电路器件

说明书

本发明涉及半导体集成电路器件，尤其涉及用来将多根信号线汇集为单根信号线的半导体集成电路器件。

目前，用来将多根信号线汇集为单根信号线的半导体集成电路器件有复接器。此复接器从多根信号线中选择一根，并使所选的信号线与上述单根信号线电气连接。

作为CMOS型晶体管电路组成的复接器，已考虑图23所示的传输门型或图24所示的定时“非”门型。这两种类型均在a、Ba、b、Bb、C、Bc、d、Bd(前缀B表示反相信号)中，选择与高电平对应的数据传送到X。

然而，任何类型在所选数据多的情况下，存在的弊病都是结电容、门电容等X节点上所带的寄生电容变大，妨碍高速动作。

本发明是鉴于上述情况而试验成功的，其目的在于提供所选数据多时也能作高速选择的半导体集成电路器件。

为了达到上述目的，本发明具有：在第1电源端子与公共节点之间插入电流通路，相互并联且至少两个的第1、第2绝缘栅型FET；在第2电源端子与上述公共节点之间插入电流通路，并对上述公共节点的电位预充电用的预充电手段；而且，其特征在于上述第1、第2绝缘栅型FET的栅极分别连接不同的第1、第2数据信号线，利用上述第1、第2绝缘栅型FET的导通与非导通，将第1、第2数据信号线提供的第1、第2数据传至上述公共节点。

本发明的另一形态中，还具有选择手段。其特征在于此选择手段具有选择上述第1、第2数据信号线中的任一根，将上述第1数据和第2数据中的任一个传至上述公共节点的复接功能，以及同时全部选择上述第1、第2数据信号线，运算上述第1数据与第2数据的逻辑和的逻辑和运算功能。

本发明的再一形态中，特征是进一步具有连接公共节点，且将该节点的电位固定于规定电位的电位固定手段。

若为上述结构的半导体集成电路器件，则公共节点所带寄生电容，尤其是结电容，至少可降至第1、第2绝缘栅型FET漏极的结电容，因而可使寄生电容减小。此外，第1、第2数据从第1、第2数据信号线的电位达到第1、第2绝缘栅型FET的阈值时起，开始传至公共节点。根据上述，所选数据多时也能进行高速选择动作。

根据另一形态的半导体集成电路器件，则具有选择手段，该选择手段又有选择上述第1、第2数据信号线中任一根的复接功能和同时全部选择上述第1、第2数据信号线且对上述第1、第2数据进行逻辑和运算的逻辑和运算功能。这样的结构可并行读出，而且能作逻辑和运算，因而适合诸如具有并行读出缩短测试时间的工作模式的半导体集成电路器件。

根据再一形态的半导体集成电路器件，则可固定公共节点的电位，能防止公共节点的电漂移状态。因此，即使噪声进入公共节点，该节点的电位也不会变动，可防止数据错读等差错动作。

图1为有关本发明第1实施例的半导体集成电路器件的电路图。

图2为有关本发明第2实施例的DRAM方框图。

图3为图2所示16兆位存储单元阵的方框图。

图4为图3所示256千位存储单元阵的方框图。

图5为图2所示复接器的方框图。

图6为图5所示复接信号生成电路的电路图。

图7为图5所示读出复接器的方框图。

图8为图7所示第1级复接电路的电路图。

图9为图8所示第2级复接电路的电路图。

图10为表示图7所示读出复接器的动作的定时图。

图11为表示图7所示读出复接器的动作的定时图。

图12为图2所示测试电路的电路图。

图13为图2所示选择电路的电路图。

图14为图5所示写入复接器的电路图。

图15为有关本发明第3实施例的DRAM方框图。

图16为图15所示16兆位存储单元阵的方框图。

图17为有关第3实施例的DRAM所具有第1级复接电路的电路图。

图18为有关本发明第3实施例的DRAM所具有第2级复接电路的电路图。

图19为有关本发明第4实施例的半导体集成电路器件的电路图。

图20为有关本发明第5实施例的半导体集成电路器件的电路图。

图21为表示有关本发明第5实施例半导体集成电路器件动作的定时图。

图22为有关本发明第6实施例的半导体集成电路器件的电路图。

图23为以往的复接器的电路图。

图24为另一以往的复接器的电路图。

下面通过实施例说明本发明。进行说明时，全部附图在相同的部分标注相同的参照符号，以免重复说明。

图1为有关本发明第1实施例的半导体集成电路的电路图。