[发明专利]高密度只读存储器地址线解码装置

说明书

本发明涉及一种高密度只读存储器地址线解码装置，尤指一种可克服只读存储器因击穿电压过低而无法适用于较高电压场合的缺点，并能解决地址线解码装置过度占用芯片空间问题的地址线解码装置，是一种用以制出高密度只读存储器的半导体型式的地址线解码电路。

目前的高密度只读存储器，已发展至次微米制造阶段，其结构为如图1的局部俯视图及图2的等效电路图所示，由位于下方的纵向排列的隐埋式位线(BURIED N+BIT LINE)BL1～BL4及横跨在各隐埋式位线上方的多晶硅字线(WORD LINE)WL1～WL3构成高密度只读存储器，而在对应于各字线WL1～WL3的两相邻位线BL1～BL4间分别形成存储单元T1～T9(CELL)，可通过写码掩模植入写码离子至特定存储单元(CELL)通道区内，来切断相应存储单元的通路状态(提高各存储单元的临界电压Vt至高于供应电压，使其无法正常导通)，达到使植入有离子的存储单元区域转变为“OFF”状态，达到只读存储器的写码效果，而由于前述隐埋式N+位线与该写码离子的浓度相对关系，致使各存储单元本身的击穿电压(BREAKDOWN VOLTAGE)较低(约在3～4V)，因而对位于存储器外围的地址线解码器的设计上，便需相当注意其电压问题，以免造成元件击穿漏电，为解决地址线解码器可能衍生的问题，有一种运用与非门/或非门及反相器等静态结构的逻辑门构成的前述解码器装置，其电路如图3所示，亦即由存储区域10向两侧外伸的各多晶硅字线W/L分别连接有与非门20及反相器30等结构，借以形成可对各地址线A0～A2的解码效果，然而这种设计需占用相当大的芯片面积，就以图3中间位置的存储区域10的占用面积来看(如图4所示)，这种由中央向两侧外伸的各个多晶硅字线W/L是以不同长度外伸一适当长度，然后再与纵向排列的金属线M连接，而各个纵向金属线M的下端即为供外接如图3所示的由各组反相器30与与非门20等逻辑电路构成的地址解码装置，在上述图4来看，不仅在介于各金属线M间的多余空间及在各多晶硅字线W/L间的空间被浪费，且这种以反相器30及与非门20构成的解码装置，当地址线增加时，更需大幅增加，若以六条地址线A0～A5为例，多晶硅字线的数量为64条，亦即相当于图3中该存储区域10两侧分别外伸有32条字线W/L，因此，反相器30及与非门20均需要64组，这种极为庞大的逻辑门，导致解码器过度占用芯片空间并导致装置极为复杂，因此，鉴于传统高密度只读存储器的击穿电压问题、由逻辑门形成的地址线解码器异常复杂的结构与过于占用空间的问题，该传统高密度只读存储器有予以改进的必要。

本发明的主要目的在于提供一种高密度只读存储器地址线解码装置，是在存储区域两侧的多余空间直接形成类似于存储区域的结构，利用选择性写码而形成不同的开关回路状态，达到形成解码器的相同效果，并且在多地址线状态下，仅需较少的外围逻辑门即可构成，除了具有降低空间占用面积及简化结构的优点外，还在于通过一设定在特定临界电压值的逻辑门做为对存储器各字线预充电的电压限制回路，使各字线的电压值保持低于击穿电压，使其不会产生漏电。

本发明的次一目的在于提供一种高密度只读存储器地址线解码装置，更可通过设定该电压限制回路的逻辑门的临界电压值，使存储元件可适用于更广泛的供应电压值，提高只读存储器的实用性。

本发明提供一种高密度只读存储器地址线解码装置，其包括：

两组位于存储区域两侧的解码区域，所述解码区域是以与横向隐埋式N+位线与纵向多晶硅字线构成的存储区域的阵列结构相同的阵列结构由数只晶体管形成，并以离子植入使特定位置的晶体管截止，以形成地址解码线路；

在各解码区域的电源供应端串接有一受预充电信号控制的充电电压限制电路，此电路是由一临界值设定在击穿电压值以下的逻辑门推动一串接在电源上的晶体管构成，当预充电信号启动时，可利用逻辑门的临界电压值将各存储区域的各字线的充电电压设定为低于击穿电压，确实防止漏电。

前述的高密度只读存储器地址线解码装置中，在各解码区的各字线的末端还分别串接有受预充电信号控制的晶体管。

前述的高密度只读存储器地址线解码装置中，各解码区域的各晶体管，位于存储区域两侧的各外伸的字线之间的间隙，以达到高密度。

前述的高密度只读存储器地址线解码装置中，各解码区域的外伸控制线与送入的各地址线之间分别串接有逻辑门，各逻辑门的一端并联连接该预充电信号，可在进行预充电之际，由各逻辑门切断地址线的信号。