[发明专利]半导体集成电路器件及其制造方法

权利要求书

1.一种半导体集成电路器件，该器件包括：多条字线；多条与所说的字线交叉的数据线；以及多个与所说字线和所说数据线连接的存储单元，每个所说存储单元包括：

一个存储单元选择MISFET，包含形成在一半导体衬底主表面上的源、漏区以及介于一绝缘膜形成在所说半导体衬底上的所说源和漏区之间的一个栅电极；以及

一个信息存贮容性元件，包含一个存贮电极、一介质膜和一板电极，所说存贮电极具有在所说栅电极上方形成的第1导电膜和与所说第1导电膜电连接的第2导电膜，且所说第1导电膜具有第2图形，第2导电膜位于所说第1导电膜之上且具有第1图形，所说存贮电极与所说存储单元的源和漏区之一电连接；所说个质膜覆盖在所说存贮电极的表面上；所说板电极介于所说介质膜形成在所说存贮电极上，

其中，在毗邻的所说存储单元的两个导电膜中，所说第1导电膜的间隙小于所说第2导电膜的间隙，

其中，在两个沿所说字线的延伸方向彼此相邻的存储单元中，所说第2导电膜的间隙基本上等于所说集成电路器件的最小加工尺寸。

2.一种具有多个存储单元的半导体集成电路器件的制造工艺方法，每个存储单元包括：一个存储单元选择MISFET和一个信息存贮容性元件；所述MISFET包含形成在半导体衬底上的源区、漏区以及一栅电极；所述信息存贮容性元件包含一存贮电极、一介质膜以及一板电极，所述存贮电极具有在所说栅电极上方形成的第1导电膜和与所说第1导电膜电连接且位于所说第1导电膜上的第2导电膜，并与所说存储单元选择MISFET的源或漏区之一电连接：所述介质膜覆盖在所说存贮电极表面上；所述板电极介于所说介质膜形成在存贮电极上，该方法包括下列步骤：

在所说半导体衬底上形成所说存储单元选择MISFET；

在所说存储单元选择MISFET的栅电极上形成绝缘膜；

在所说绝缘膜上形成所说第1导电膜；

在所说第1导电膜上形成第2导电膜，使所说第2导电膜除至少一部分外均与所说第1导电膜隔开；

在所说第2导电膜上形成具有所说第1图形的第1掩模；

用第1掩模以自对准方式除去所说第2导电膜没有被所说第1掩模覆盖住的部分；

用所说第1掩模的第1图形形成具有以自对准方式扩大的所说第2图形的所说第2掩模；

用所说第2掩膜以自对准方式除去所说第1导电膜上没有被所说第2掩膜覆盖住的部分；

形成所说的介质膜，以覆盖所说存贮电极表面；以及

介于所说介质膜，在所说存贮电极上形成所说板电极。

3.一种半导体集成电路器件的制造工艺方法，该集成电路器件在一个存储单元选择MISFET上形成一个信息存贮容性元件，该元件包含具有多个成层的翅片的存贮电极、覆盖在所说存贮电极表面上的介质膜以及介于所说介质膜在所说存贮电极上形成的板电极，该工艺包括下列步骤：(a)在所说存储单元选择MISFET上淀积一第1绝缘膜，然后蚀刻所说第1绝缘膜，以形成一延伸到所说存储单元选择MISFET的一个半导体区域的第1连接孔；(b)在所说第1绝缘膜上淀积一第1导电膜，使所说第1导电膜通过所说第1连接孔与所说存储单元选择MISFET的一个半导体区域电连接；(c)在所说第1导电膜上淀积第2绝缘膜，然后蚀刻所说第2绝缘膜，以形成一个引到所说第1导电膜的第2连接孔；(d)在所说第2绝缘膜上淀积一第2导电膜，通过所说第2连接孔使所说第2导电膜与第1导电膜电连接；(e)用具有形成在所说第2导电膜上的第1图形的第1掩膜，把所说第2导电膜刻成图形，以形成上层翅片；(f)把所说第2绝缘膜刻成图形，以使所说第2绝缘膜可具有一由所说第1图形的自对准方式扩展的第2图形，以形成一个第2掩模：(g)用所说第2掩模以自对准方式把形成在所说第2绝缘膜之下的第1导电膜刻成图形，以形成下层翅片；以及(h)蚀刻掉在所说上层翅片与所说下层翅片间留下的所说第2绝缘膜，形成一个具有所说上层翅片和所说下层翅片的所说信息存贮容性元件的存贮电极。

4.根据权利要求3的半导体集电路器件的制造工艺方法，还包括步骤：

形成一层蚀刻速率与在所说第1绝缘膜与所说存储单元选择MISFET之间的所说第1绝缘膜不同的耐蚀刻膜。

5.根据权利要求3的半导体集成电路器件的制造工艺方法，其中，所说第1导电膜和所说第2导电膜都由干法腐蚀刻成图形。