[发明专利]半导体集成电路器件及其制造方法

说明书

本发明涉及半导体集成电路器件及制造此器件的技术，更详细说，涉及可应用到装有带多层翅片结构的信息存贮电容性元件(或电容器)的DRAM(即，动态随机存取存储器)的半导体集成电路器件时有效的技术。

近年来的大容性DRAM已采用叠层结构，其中将信息存贮容性元件配置在存储单元选择MISFET上，以便补偿那种信息存贮容性元件中由于存储单元的翅片结构而出现的存贮电荷量(Cs)的减小。首先是，在信息存贮容性元件的存贮电极中，有多层翅片结构的DRAM有其促进从16兆位起的较大容量的应用，因为其表面积可被明显增大。

日本专利公开号53262/1992的现有技术已举例说明了具有上述分成多层的翅片结构的信息存贮容性元件的DRAM。如该公开所披露的那样，此DRAM是由在信息存贮容性元件的存贮电极内的三层翅片构成的。而且，在此DRAM中，该存贮电极和相邻存储单元的存贮电极之间的间隙，在下层翅片处做得较狭，而在上层翅片处做得较宽，以便清除在间隙中所淀积的任何空洞中的层间绝缘膜，以改进DRAM的可靠性。

为形成上述的三层翅片，把光刻胶盖在跨层间，绝缘膜淀积的三层多晶硅膜上以及在该部位形成一个孔，再用蚀刻液各向同性地蚀刻露出此孔底部的最上层的多晶硅膜，形成最上层翅片。

接着，在最上层翅片和第2层多晶硅膜之间形成具有一个孔的层间绝缘膜，再用蚀刻液各向同性地蚀刻露出了此孔底部的第2层多晶硅膜，形成第2层翅片。

随后，通过类似于上述的一种方法，在第2层翅片和最上层多晶硅膜之间的层间绝缘层上形成一个孔，再用蚀刻液各向同性地蚀刻露出此孔底部的最下层多晶硅膜。此后，蚀刻除去各独立翅片间留下来的层间绝缘膜，于是形成带有三层翅片的存贮电极。

根据上述工艺，最上层多晶硅膜(或翅片)比较下层多晶硅膜(或翅片)曝露于蚀刻液中的时间要长，因而其侧面被蚀刻得较多。结果，所得到的存贮电极，其较上层的翅片在相邻存储单元的翅片间间隙较宽。

随着DRAM集成度推进到更微细的元件最小加工尺寸，就需要一种增大叠层结构的信息存贮容性元件表面积的技术。以上述多层翅片结构的信息存贮容性元件来说，增加表面积的有效措施是增加翅片层数或使翅片水平方向变宽。

然而，增加翅片层数不只会增加形成信息存贮容性元件的工艺步骤(数)，而且会扩大有、无翅片部位之间的台阶，从而难以加工在信息存贮容性元件上形成的布线。

另外，对翅片的水平展宽也有一个限制。如上所述，通过在多晶硅膜上的光刻胶(或层间绝缘膜)中形成孔，再用湿法蚀刻露出孔底的多晶硅膜而形成带有多层翅片的存贮电极。但是此孔的直径不可能做得比DRAM设计规则(亦即元件最小加工尺寸)还小，因而相邻存储单元的翅片间的间隙也就不可能比最小加工尺寸小。

根据上述形成翅片的工艺，加之湿法蚀刻的蚀刻可控性要比干法蚀刻差，用它来蚀刻多晶硅膜以形成翅片就难以形成高尺寸精度的翅片。

本发明的目的是提供一利可以增加带有多层翅片结构的信息存贮容性元件表面积、即使在将DRAM制造得更微细的情况下也可以保持足够的存贮电荷量的技术。

本发明的另一个目的是提供一种可实现上述目的并以高尺寸精度形成具有多层翅片结构的信息存贮容性元件的技术。

本发明的上述和其他目的以及新颖的特点，通过参照附图而进行的下述描绘将变得更清楚。

下面将简短地概述本发明有代表性的技术方案。

根据本发明的一个方案，在于提供一种半导体集成电路器件，该器件包括：多条字线、与各字线交叉的多条数据线以及与各字线和数据线连接的多个存储单元，每个存储单元包括：

一个存储单元选择MISFET，包括形成在半导体衬底主表面上的源和漏区，和经过一绝缘膜在半导体衬底上方形成在源和漏区之间的栅极；以及    

一个信息存贮容性元件，包括：一存贮电极，具有形成在栅电极上的第1导电膜和与第1导电膜电连接且位于第1导电膜之上的第2导电膜，所述第1导电膜具有第2图形，所述第2导电膜具有第1图形；与存贮单元选择MISFET的源和漏区之一电连接的存贮电极；一覆盖存贮电极表面的介质膜；以及介于该介质膜形成在存贮电极上的板电极；

其中，在相邻的一对存贮单元中，第1导电膜的间隙比第2导电膜的间隙小，以及

其中，沿字线延伸方向上互相邻接的两个存储单元中，第2导电膜的间隙实质上等于半导体集成电路器件的最小加工尺寸。