[发明专利]半导体存储装置

说明书

本发明涉及可以读出和写入的半导体存储装置，尤其是涉及存储单元阵列的行的选择方式。

图6是传统上常用的DRAM中的存储磁芯的结构的一部分。在此存储磁芯中，按行列状地配置存储单元10，形成存储单元阵列，在此存储单元阵列的各行的位线对上连接有读出放大器11。各行的位线对(21、22)、(23、24)、···通过对应的行选通门对(31、32)、(33、34)、···，连接于共同输入输出的数据线对(41、42)上。与各行对应地设置行译码器12，根据对应的行译码器12的输出，对各行的行选通门对(31、32)、(33、34)进行转换控制。由此，在写入和读出时，都分别根据对应的行译码器的输出，对各行进行选择控制。

以上述的DRAM为主的可以进行传统的读出和写入的半导体存储器，采用设置与行地址同数量的行译码器，选择读出和写入时为同一数量的行的结构。

一方面，在近来的计算机系统中，出现了在与可读出和写入的存储器为同一芯片上，装载一部分数据处理功能的系统—导通—芯片化的倾向。在进一步推行此系统—导通—芯片化、在存储器内部具有一部分数据处理功能时、或者在实现限定用途的专用存储器时，与存储单元阵列的行选择相关地，采用与上述传统的结构不同的新式结构，考虑使读出时的行选择数量与写入时的行选择数量在实质上不同。

图7展示的是，在设置与行地址数相同数量的行译码器的传统DRAM中，引入上述的读出时和写入时行选择数不同的结构的场合下，所考虑的存储器磁芯部分的一部分结构。

在此存储器磁芯部分中，按能同时读出2位数据的方式设置2组输入输出数据线对(41、42)、(43、44)，奇数顺序的行的位线对，经过对应的行选通门对，连接至上述2组输入输出数据线对之中的第1输入输出数据线对(41、42)，偶数顺序的行的位线对，经过对应的行选通门对，连接至上述2组输入输出数据线对之中的第2输入输出数据线对(43、44)。而且，与各行的行选通门对(31、32)、(33、34)对应，设置两输入端或门13及两输入端与门14。

然后，作为上述多个两输入端或门13的各个一端输入，把对应的行译码器12的输出予以输入，作为上述多个两输入端或门13的各个另一端输入，把对应的两输入端与门14的输出予以输入。而且，输入写入启动信号(WE)，作为上述多个两输入端与门14的各个一端的输入，输入与对应的行译码器12相邻的行译码器12的输出，作为上述多个两输入端与门14的各个另一端的输入。

在上述构造中，写入时，/WE信号成为“L”电平，各行的与门14的输出也成为“L”电平。而且，就各行而言，对应的行译码器12的输出成为“H”电平时，与此对应的两输入端或门13成为“H”电平，对应的行选通门对被开关控制，由此，可以进行选择控制，从对应的输入输出数据线对(41、42)或者(43、44)输入数据，写入1位数据。

读出时，/WE信号为“H”电平时，当来自行译码器群的阵列内一方向侧相邻的行译码器12的输入为“H”电平时，各行的与门14的输出也为“H”电平。因此，若就某行而言，对应的行译码器12的输出为“H”电平时，与此同时，对应的两输入端与门14也为“H”电平时，对应的行选通门对被转换控制，由此可进行选择控制，不仅如此，而且还可以在相邻的行译码器12的输出为“H”电平时，对应的两输入端或门13也为“H”电平时，通过转换控制对应的行选通门对，从而进行选择控制。

换言之，读出时，若某行译码器12的输出为“H”电平，由于对应的行以及与相邻的行译码器对应的行，即相邻的两行同时被选择控制，由此在2组输入输出数据线对(41、42)、(43、44)上同时读出2位的数据。

可是，如上所述，利用与行地址同数量设置的行译码器12之中相邻两个行译码器的输出逻辑和，采用对1行存取的2行存取方式，一旦这样，对位于存储单元阵列(在分为多个存储块时为子阵列)一端的行来说，就仅能根据对应的一个行译码器12的输出来选择1行，从而存在不能同时读出2位数据的问题。

亦即，如图8所示，对于位于存储单元阵列一端的行(例如与行地址最上位对应的行)，虽然存在对应的行译码器12，但是对应于此行译码器12，在行译码器的配置方向的一端侧，不存在相邻的行译码器，所以不能象其它行那样，在相邻行译码器输出为“H”电平时也进行选择，组成逻辑门。由此，读出时，当指定行地址的最上位时，由于只选择与此最上位对应的行，所以，只能读出1位数据。