[发明专利]协处理器系统以及带辅助运算功能的外部存储装置

说明书

技术领域

本发明涉及一种协处理器系统以及带辅助运算功能的外部存储装置，尤其涉及这样一种协处理器系统和带辅助运算功能的外部存储装置，在外部存储装置的存储器中存储有程序，该外部存储装置可灵活脱卸地装在诸如游戏机、图像处理装置之类信息处理装置中，外部存储装置中所设的处理器与信息处理装置中所设的处理器协同动作。

背景技术

例如，1994年3月22日将专利申请公开的特开平6-79093号公报揭示了一例这种协处理器系统。该现有技术简单而言，如图1所示，信息处理装置主机的CPU1与称为“马里奥芯片”(マリオチツプ)的另一CPU2存取ROM3的程序，CPU1按照程序执行信息处理。该现有技术中，用以使CPU1动作的程序由ROM3传送至RAM4加以存储(下行加载)。然后，CPU1通过直接存取传送至RAM4的程序进行处理，来间接处理ROM3的程序。另一方面，马里奥芯片2在不向RAM4传送期间(即CPU1不存取ROM3期间)，对ROM3进行直接存取，执行程序。

此外，图2所示的并行处理装置也可以作为一种协处理器系统，但图2所示系统的总线控制器5是分别切换使第1 CPU6a和第2 CPU6b与ROM7连接，藉此使所需的程序从ROM7下行加载至第1 RAM8a或第2 RAM8b的。而且，CPU6a和CPU6b由时钟信号发生器9提供共同的时钟信号。CPU6a或CPU6b又分别根据相同时钟信号同时(或同步)地执行相应RAM8a或RAM8b所存储的程序。具体来说，图2系统的两个CPU6a和CPU6b不是在相同的机器工作周期期间直接存取ROM7，执行ROM7程序，而是先将程序传送至对应的RAM8a、8b一下，再在RAM8a、8b上直接处理(存取)，因而两个CPU6a、6b不是在相同动作周期期间直接存取ROM7。

图1现有技术中，马里奥芯片2动作时，ROM3就被马里奥芯片2所占用，这样，要使CPU1与马里奥芯片2同时动作，就需要RAM4这种另外的存储器。因而，在程序编制方面有以下诸多制约。(1)必须根据CPU1和马里奥芯片2各自的总体结构，分别为它们准备程序。(2)ROM3内装入CPU1用的程序时，需要如上所述对它下行加载，因而必须把该程序写入到一系列ROM地址。(3)RAM4的容量不足时，无法加载CPU1所需的全部程序，必须将它分割，对每个分割程序块进行加载，在(3)情况下，必须预先将转移、子程序写入每一分割程序块，即便是相同的子程序也需设置于每一分割程序块，因而ROM容量浪费较多。

图2现有技术，除了上述图1现有技术的问题(3)以外，还需要RAM8a、RAM8b，因而器件个数增多，系统整体成本高。而且，为RAM8a、RAM8b低成本的目的而采用存储容量小的RAM的话，就不得不将ROM7的程序数据每次分作RAM最大存储容量频繁进行传送，因而CPU6a、6b的程序处理频繁地被中断，数据传送的等待时间增大，使用户在该期间处于等待状态，妨碍程序的高速处理。

发明内容

为此，本发明的主要目的在于提供一种对程序无制约，可以在整体上高速化的协处理器系统。

本发明另一目的在于提供一种对程序无制约，可以从整体上使信息处理装置的动作高速化的带辅助运算功能的外部存储装置。

本发明再一目的在于提供这样一种协处理器系统和带辅助运算功能的外部存储装置，即总体结构共同的两个处理器可共用程序存储器，两个处理器通过非同步且直接地执行程序存储器的程序，不必采用转送程序用的RAM，便能够以低成本构成作高速处理。

本发明第一方面的协处理器系统，包括：

根据程序在第一周期时间内进行运算处理的第一处理器(18)；

与第一处理器的结构相同，并根据程序在第二周期时间内进行运算处理的第二处理器(34)；

将作为第一周期时间基准的第一时钟信号提供给第一处理器的第一时钟信号供给装置(23，25)；以及

第二处理器可存取和高速读出，并存储第一处理器和第二处理器直接存取的程序的程序存储器(22)，

其特征在于，

所述第二周期时间比所述第一周期时间短，

所述协处理器系统包括：

将作为所述第二周期时间基准的第二时钟信号提供给所述第二处理器的第二时钟信号供给装置(23，216)，以及