[发明专利]动态存储器

说明书

本发明涉及半导体存储装置，特别是涉及要求在数据输入输出通道上非常高速的传送数据的动态存储器(DRAM)。

在动态存储器中通常把存储单元阵列分割成多个单元阵列(子阵列)，是采用使其中的几个同时工作的单元阵列分开工作方式。这种方式是为了减少占行系操作的消耗电流多的位线的充放电电流。子阵列的分割数与工作速度有很大的关系。如果1个子阵列的规模很大，则字线的电容变得过大，而使其上升速度和下降速度变慢，位线电容变得过大使位线间的电位差变小，由于子阵列的位线电位的放大工作变慢而使存储芯片的整个工作速度变慢，因此随着元件的微型化，DRAM的存储容量变得越大，子阵列的分割数增加的就越多。

从来的通用DRAM芯片对应多种位结构(×1、×4、×8、×16等)有多种封装结构(DIP、SOJ、TSOP和ZIP等)。为此，如图4所示，把用于放大数据线42的数据的DQ缓冲器43配置在各个子阵列41附近，把全部的DQ缓冲器43的数据汇集到配置在芯片上的1个地方(在图4中是在芯片中央)上的多路转换器44中，将对应位结构的位数的数据输出给对应封装结构位置的输入输出缓冲器(I/O缓冲器)45。

然而，上述的DRAM，把从存在增加趋势的子阵列中读出的数据全部集中在芯片上的一个位置上的方式，由于使芯片内的数据总线变长，而造成实现数据高速传送的障碍。

还有，在专用的DRAM芯片上，通过把各I/O缓冲器集中在芯片的一边，采用在垂直状态下在存储器安装用的线路基板上表面安装得到纵式标准件(VSMP)，缩短标准件内部的引线和电路基板上的配线以实现数据传送高速度，同时采用×8，×16等多位结构，试图提高数据传送率的尝试正在进行。

一方面，作为在计算机系统中大量使用的存储器要求有以尽可能低成本生产的DRAM，而另一方面，在计算机的领域内，除了微处理器(MPU)的工作速度同DRAM的工作速度的差别大之外，两者间的数据传送速度是制约着系统的整体性能的关键。为了解决这个问题人们进行了各种改进，其中有代表性的是为了弥补MPU的循环时间和存储器存取时间的差而将两者折衷、采用可能使MPU的使用效率提高的高速存储器(高速缓冲存储器)。

作为高速缓冲存储器有既独立于MPU又独立DRAM的SRAM构成的、由装在MPU芯片上的所谓导通芯片高速缓冲存储器(或埋入存储器)的SRAM构成的(实际上，装了高速缓冲存储器的MPU还存在有其它芯片的SRAM高速缓冲存储器的情形)和装在DRAM芯片上的SRAM单元构成的。

关于把由SRAM单元组成的高速缓冲存储器装在DRAM芯片上的技术，在1990Symposium on VLSI Civcuits，Digest ofTechnical Papers.PP 79-80“A Circuit Design of IntelligentCDDRAM with Automatic Write back Capability”的文章中公开了在每个利用1个晶体管，1个电容器的单元的DRAM的每个列上附加SRAM，将之作为高速缓冲存储器使用的技术。在该文章中还涉及到当想要读出的地址不在高速缓冲存储器中(错位)时，将该时刻的高速缓冲存储器的内容写回到相应地址的DRAM单元中，然后读出想要存取的地址的DRAM单元的技术。这样的高速缓冲搭载型的DRAM也可以同已搭载高速缓冲存储器的MPU并用。关于把DRAM的位线读出放大器作为高速缓冲存储器使用这点，在本申请人的有关申请的专利申请平3-41316号(专利公开平4-212780号)中已经描述过，其具体的结构例子和控制操作例子在本申请人的有关专利申请平3-41315号有说明。

根据本申请人的有关申请平4-131095号，提出了将DRAM的存储器范围分割成多个子阵列使各个子阵列互相独立工作，通过把位线读出放大器作为高速缓冲存储器使用而使高速缓冲存储器的命中率提高的DRAM的方案。

在该DRAM中的每个子阵的读出放大器保持从对应互相不同的地址的行取出数据，因此可以使向处在选择状态下的行要求数据存取的(命中)几率上升，可以使用没有要求向处在选择状态的行数据存取的(差错)几率和上述的位的几率平均值确定的数据存取时间的平均值缩短。

在此简单说明读出放大器高速缓冲存储器方式，首先考虑DRAM待机来自MPU等的存取的状态。这时，使来自某个行地址的存储单元群的读出数据锁存在读出放大器中。